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本发明的目的是提供一种多并口PHY共享PLL的时钟及控制方法，该方法包括：SOC锁相环、多个PHY和多个内存控制器；所述SOC锁相环与所述PHY和所述内存控制器连接，用于提供时钟信号。本发明采用一套多个并口PHY共享外部PLL的时钟方案，节...
该专利属于博越微电子（江苏）有限公司所有，仅供学习研究参考，未经过博越微电子（江苏）有限公司授权不得商用。

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