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一种基于主从架构的协处理器高效执行的装置，包括主处理器和协处理器，协处理器指令在主处理器的重排序缓存单元中创建表项时，直接将其标记为已完成运行状态，此时，协处理器指令被发送至协处理器指令缓冲区，在协处理器指令缓冲区中临时等待，由协处理器指令...
该专利属于浙江大学所有，仅供学习研究参考，未经过浙江大学授权不得商用。

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