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本发明公开了一种FPGA原型验证开发板时分分析系统、方法、介质及终端，所述系统包括：时钟约束模块，用来检测当前开发板工程设计中，是否存在约束文件以用来约束时钟；板级设计时分分析模块，给用户提供一个双向对话框，用来确定设计对象的时分特性是否符...
该专利属于思尔芯(上海)信息科技有限公司所有，仅供学习研究参考，未经过思尔芯(上海)信息科技有限公司授权不得商用。

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