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本发明提供一种基于边沿相加的时钟延迟调节电路及其集成芯片，其中，时钟延迟调节电路包括时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成...
该专利属于中国电子科技集团公司第二十四研究所所有，仅供学习研究参考，未经过中国电子科技集团公司第二十四研究所授权不得商用。

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