本申请涉及一种半导体结构以及涉及包括场效应晶体管区和肖特基区的装置，该半导体结构包括屏蔽栅FET，所述半导体结构包括：在半导体区中的多个沟槽；在每个沟槽的底部中的屏蔽电极；位于屏蔽电极之上的栅电极；衬在每个沟槽的下侧壁上的屏蔽电介质；以及衬在每个沟槽底部上的厚的底部电介质(TBD)，其中TBD的厚度不同于屏蔽电介质的厚度。
【技术实现步骤摘要】
【专利摘要】本申请涉及形成包括沟槽栅FET的半导体结构的方法。如下形成包括沟槽栅FET的半导体结构。使用掩模在半导体区中形成多个沟槽。掩模包括（i）半导体区的表面上的第一绝缘层，（ii）第一绝缘层上的第一氧化阻挡层，以及（iii）第一氧化阻挡层上的第二绝缘层。沿每个沟槽的底部形成厚的底部电介质（TBD）。第一氧化阻挡层防止在形成TBD的过程中沿半导体区的表面形成电介质层。【专利说明】形成用于沟槽栅器件的厚的底部电介质(TBD)的结构和方法本申请是申请日为2009年6月22日、申请号为200910150226.9、专利技术名称为“形成用于沟槽栅器件的厚的底部电介质(TBD)的结构和方法”的专利申请的分案申请，其全部内容结合于此作为参考。
本专利技术一般地涉及半导体技术，特别地涉及形成用于沟槽栅器件的厚的底部电介质的结构和方法。
技术介绍
在沟槽功率金属氧化物半导体场效应晶体管(MOSFET)中的主要参数是总栅电荷。在传统沟槽功率MOSFET的一些应用中，例如，DC-DC转换器，栅电荷越少，整体设计的效率越高。一种减少栅电荷的技术是通过沿栅沟槽的底部使用厚电介质来减少栅漏电容。传统的硅的局部氧化(LOCOS)处理通常被用来沿沟槽的底部形成厚电介质。该处理通常包括沿沟槽侧壁形成氮化硅层以在形成厚电介质的过程中保护侧壁。然而，用来沿沟槽底部去除氮化硅的各向异性蚀刻也去除了遍布在毗邻沟槽的台面结构表面上的氮化硅。因此，在沿沟槽底部形成厚电介质的过程中，在毗邻沟槽的台面结构上形成了类似的厚电介质。台面结构表面上的厚电介质能够引起很多问题。首先，厚电介质通常伸出上沟槽角，这可能导致在栅多晶硅中形成空穴。此外，从台面结构表面上去除厚电介质需要大量蚀刻，这也可能蚀刻到沿上沟槽侧壁的栅氧化物，导致栅极变短从而产生问题。此外，台面结构表面上的电介质的厚度的变化可能导致体注入过程中的变化，导致器件的电参数的变化。因此，需要沿栅沟槽的底部形成厚电介质的改进技术。
技术实现思路
根据本专利技术的实施例，形成包括沟槽栅场效应晶体管(FET)的半导体结构的方法包括下列步骤。使用掩模在半导体区中形成多个沟槽，掩模包括:(i)在半导体区的表面上的第一绝缘层，(ii)在第一绝缘层上的第一氧化阻挡层，以及(iii)在第一氧化阻挡层上的第二绝缘层。沿每个沟槽的底部形成厚的底部电介质(TBD)。在形成TBD的过程中，第一氧化阻挡层防止沿半导体区的表面形成电介质层。在一个实施例中，形成多个沟槽之后，第二绝缘层的至少一部分保留在第一氧化阻挡层上。在另一实施例中，半导体区包括硅，以及TBD是通过使用硅的局部氧化(LOCOS)处理使硅氧化来形成的。在另一实施例中，第二氧化阻挡层形成为沿每个沟槽的相对侧壁延伸，但是沿每个沟槽的底部是间断的。第二氧化阻挡层防止在形成TBD的过程中沿每个沟槽的相对侧壁形成电介质层。在另一实施例中，在形成第二氧化阻挡层之前，沿每个沟槽的相对侧壁以及底部形成第三绝缘层。在另一实施例中，半导体区包括硅，以及使用硅蚀刻处理使每个沟槽的底部角变圆。第二绝缘层在硅蚀刻处理过程中保护第一氧化阻挡层。在另一实施例中，栅电极形成在每个沟槽中，在TBD之上并与其接触。在再一实施例中，在半导体结构的一个或多个FET区中形成沟槽栅FET，并且该半导体结构还包括一个或多个肖特基区。在FET区中，体区形成在半导体区中，以及源极区形成在毗邻每个沟槽的体区中。在又一实施例中，互连层形成在一个或多个FET区和一个或多个肖特基区中。互连层接触在一个或多个肖特基区中的相邻沟槽之间的台面结构表面以形成肖特基接触。互连层还接触一个或多个FET区中的源极区。根据本专利技术的另一实施例，形成包括屏蔽栅FET的半导体结构的方法包括以下步骤。使用掩模形成在半导体区域中的多个沟槽，掩模包括:(i)在半导体区表面之上的第一绝缘层，(ii)在第一绝缘层之上的第一氧化阻挡层，以及(iii)在第一氧化阻挡层上的第二绝缘层。屏蔽电介质形成为至少沿每个沟槽的下侧壁延伸。沿每个沟槽的底部形成厚的底部电介质(TBD)。第一氧化阻挡层防止在形成TBD的过程中沿半导体区的表面形成电介质层。屏蔽电极被形成为布置在每个沟槽的底部部分中，以及栅电极被形成为位于屏蔽电极之上。在一个实施例中，半导体区包括遍布衬底上方的漂移区。漂移区具有低于衬底的掺杂浓度。多个沟槽形成为延伸穿过漂移区并在衬底中终止。在另一实施例中，在形成栅电极之前，极间电介质(IED)层形成在屏蔽电极上。在另一实施例中，形成IED层包括沉积氧化物层并使氧化物层凹进成每个沟槽。第一氧化阻挡层在氧化物层凹进的过程中保护半导体区的表面。在另一实施例中，栅电介质形成为衬在每个沟槽的上侧壁上。在一些实施例中，栅电介质薄于屏蔽电介质。下面的【具体实施方式】和附图为本专利技术的特性和优点提供了更好的理解。根据本专利技术的实施例，形成包括屏蔽栅FET的半导体结构的方法包括以下步骤:使用掩模在半导体区中形成多个沟槽，掩模包括:(i)在半导体区的表面上的第一绝缘层，(ii)在第一绝缘层上的第一氧化阻挡层，以及(iii)在第一氧化阻挡层上的第二绝缘层；至少沿每个沟槽的下侧壁延伸形成屏蔽电介质层；沿每个沟槽的底部形成厚的底部电介质(TBD)，第一氧化阻挡层防止在形成TBD的过程中沿半导体区的表面形成电介质层；形成位于每个沟槽的底部部分中的屏蔽电极；以及在每个沟槽中的屏蔽电极上形成栅电极。在一个实施例中，半导体区包括硅，以及厚的底部电介质通过使用硅的局部氧化(LOCOS)处理来使硅氧化而形成。在另一个实施例中，在形成多个沟槽之后，第二绝缘层的至少一部分保留在第一氧化阻挡层上并保护第一氧化阻挡层。在另一实施例中，半导体区包括在衬底上延伸的漂移区，该漂移区具有低于衬底的掺杂浓度，其中，多个沟槽被形成为延伸穿过漂移区并终止在衬底中。在另一实施例中，该方法还包括以下步骤:在形成栅电极之前，在屏蔽电极上形成极间电介质(IED)层。在另一实施例中，形成IED层的步骤包括:沉积氧化物层；以及将氧化物层凹进成每个沟槽，第一氧化阻挡层在使氧化物层凹进的过程中保护半导体区的表面。在另一实施例中，仅使用干蚀刻来将氧化物层凹进成每个沟槽。在另一实施例中，该方法进一步包括:形成衬在每个沟槽的上侧壁上的栅电介质。在另一实施例中，栅电介质薄于屏蔽电介质层。在另一实施例中，该方法还包括:形成沿每个沟槽的相对侧壁延伸但是沿每个沟槽的底部间断的第二氧化阻挡层，第二氧化阻挡层防止在形成TBD的过程中沿每个沟槽的相对侧壁形成电介质层。在另一实施例中，第一和第二绝缘层包括氧化物。在另一实施例中，第一和第二氧化阻挡层包括氮化物。在另一实施例中，该方法还包括:在形成多个沟槽之后，使每个沟槽的底部角变圆。在另一实施例中，半导体区包括硅，以及使用硅蚀刻处理使每个沟槽的底部角变圆，其中第二绝缘层在硅蚀刻处理过程中保护第一氧化阻挡层。在另一实施例中，屏蔽栅FET形成在半导体结构的一个或多个FET区中，以及该半导体结构还包括一个或多个肖特基区，该方法还包括:在一个或多个FET区中，在半导体区中形成体区；以及在毗邻每个沟槽的体区中形成源极区。在另一实施例中，该方法还包括:在一个或多个FET区中以及在一个或多个肖特基区中形成本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：潘南西，克里斯托弗·劳伦斯·雷克塞尔，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。