具有嵌入式硅锗源漏区域的场效应晶体管中邻近效应的减少制造技术

本发明专利技术涉及一种集成电路以及利用嵌入式硅锗（SiGe）源/漏区域制造所述集成电路的方法，并且其中所述嵌入式硅锗（SiGe）源/漏区域中的附近浅沟道隔离结构的邻近效应被减少。嵌入式SiGe源/漏结构在每个栅电极的任意一面上，通过选择性外延到被蚀刻进半导体表面中的凹槽中形成。所述SiGe结构以所述凹槽深度的至少大约30%溢出凹槽，如从所述沟道区域与在栅电极边缘的上覆栅介电质之间的界面所测量的。这种溢出已经被观察到能够减少附近的浅沟道隔离结构对附近的晶体管的邻近效应。通过确保所述栅电极的边缘与最近浅沟道隔离结构的平行边缘之间的足够间距，可以获得邻近效应的额外减少。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及一种集成电路以及利用嵌入式硅锗（SiGe）源/漏区域制造所述集成电路的方法，并且其中所述嵌入式硅锗（SiGe）源/漏区域中的附近浅沟道隔离结构的邻近效应被减少。嵌入式SiGe源/漏结构在每个栅电极的任意一面上，通过选择性外延到被蚀刻进半导体表面中的凹槽中形成。所述SiGe结构以所述凹槽深度的至少大约30%溢出凹槽，如从所述沟道区域与在栅电极边缘的上覆栅介电质之间的界面所测量的。这种溢出已经被观察到能够减少附近的浅沟道隔离结构对附近的晶体管的邻近效应。通过确保所述栅电极的边缘与最近浅沟道隔离结构的平行边缘之间的足够间距，可以获得邻近效应的额外减少。【专利说明】具有嵌入式硅锗源漏区域的场效应晶体管中邻近效应的少相关申请的交叉引用不适用联邦政府资助的研究或开发的声明不适用
本专利技术涉及集成电路制造技术的领域。本专利技术的实施例更加具体针对应用应变工程技术的金属氧化物半导体场效应晶体管(M0SFET)。
技术介绍
被应用于集成电路的半导体技术的最新进步包括在半导体器件结构的制造中，“应变工程”(或可替代地，“应力工程”)的使用。作为MOS器件技术的基本原理，MOS晶体管在三极管和饱和区域中的源极/漏极电流(即，驱动)与沟道区中的载流子迁移率成正比。已经发现在金属氧化物半导体(MOS)晶体管沟道区的晶格中的应变调整可以增强在这些区域的载流子迁移率。一般来说，压应力增强P沟道MOS晶体管的沟道区中的空穴迁移率，而张应力增强η沟道MOS晶体管的沟道区中的电子迁移率。各种的应变工程方法在本领域中是众所周知的。根据被称为“嵌入式硅锗”(也称为“eSiGe”)的方法，P沟道MOS晶体管结构的源极区域和漏极区域从硅基板或阱区域蚀刻制成，并且被通过选择性外延形成的硅锗合金替换。通过在晶格中包含高达50% (原子的)或更多锗，由此产生的合金展现比硅大的晶格常数(即，SiGe的晶格中的单位晶胞之间的距离大于单晶硅中单位晶胞之间的距离)。因此，嵌入式SiGe源极/漏极区域向正在形成的P-沟道MOS晶体管的毗邻沟道区施加压应力。在沟道中的这个压应力增强P沟道MOS晶体管的空穴迁移率，以及提高晶体管的性能。众所周知，在典型的现代集成电路中，P沟道MOS晶体管本身展示比η沟道MOS晶体管低的驱动能力。这个较弱的P沟道MOS性能可以是CMOS开关速度的限制因素。因此，eSiGe是改善p沟道MOS晶体管的性能以及从而改善整体电路性能的有吸引力的技术。图1a到Id以横截面示出包括eSiGe源极/漏极区域的常规p沟道MOS晶体管的制造。图1a示出具有η阱6的包括P型基板4的集成电路结构的一部分，其中所述η阱6以常规方式在基板4的表面的选定位置通过离子注入和扩散形成。浅沟道隔离结构5在基板4表面的选定位置通过常规的蚀刻和沉积工艺形成。调整最终晶体管的阀值电压的掺杂剂注入通常也在这个制造阶段被执行。在图1b所示的工艺阶段，栅极介电层7的热氧化或沉积在多晶硅栅结构8的沉积、光刻、蚀刻之后。在这个例子中，硬掩膜9用于保护多晶硅栅极结构8不受多晶硅蚀刻，并在这个制造阶段保留在原位。为了在这个常规工艺中形成嵌入式SiGe源极/栅极区域，栅极介电层7被从源极/漏极区域移除，以及在栅电极8的外面的位置处η阱6的暴露位置被蚀刻，以便在下面单晶硅中形成凹槽10，如图1c所示。硬掩膜9保护栅极结构8免于凹槽蚀刻，但是某种程度上被这种蚀刻侵蚀。因此，在基板4的这个位置正形成的晶体管的源极/漏极区域处的凹槽10实质与栅极结构8自我对准。接着在所述凹槽蚀刻之后，硅锗合金的选择性外延被执行，用嵌入式SiGe结构12填充凹槽，如图1d所示。SiGe结构12通常是在外延期间被就地掺杂，也通过随后的离子注入被掺杂，从而变成重度掺杂的P型，形成这个晶体管的源区和漏区。在某些常规结构中，SiGe材料稍微“满溢或溢出”(overfill)超过所述凹槽上方，例如对于大约600A的凹槽10深度，溢出大约50A,以确保横跨晶片的所有凹槽10被填充。在栅极结构8的侧壁上的源/漏注入之前，通过沉积和各向异性蚀刻，侧壁介电隔板13可以被形成，以限定更轻度掺杂的源/漏扩展。作为进一步的
技术介绍
，在某些常规集成电路中，无锗掺杂物的硅“帽”层可以在SiGe结构12的表面被形成。对于600人深的凹槽10，这个帽层可以是大约50到200A，并且允许硅化直接反应，以在晶体管的源漏区形成金属硅化物覆盖层；所述硅的帽层在该娃化反应中被消耗掉。如图1d中所建议的，嵌入式SiGe结构12对栅电极8下面的沟道区14施以压应变，这是因为锗原子的存在增加了 SiGe结构12相对于周围硅的晶格常数。这种压应变提高了沟道区14中的空穴迁移率，从而加强了这种P沟道晶体管在“导通”状态的电流驱动。在图1d中所示的例子中，Btt邻于栅电极8的SiGe结构12的边缘是“菱形”的。已经发现这种菱形的轮廓提供沟道区14中压应变的出色控制。其他的轮廓形状，例如“U形的”凹槽边缘在本领域中也是众所周知的。这些边缘的形状基于化学和等离子体条件由凹槽10的蚀刻限定，这在本领域中也是众所周知的。作为
技术介绍
，如Choi 等人在 Trans, on Electron Devices,卷 57 第 11 期(IEEE,2010 年 11 月)，第 2886-91 页的“Layout Variations in Advanced MOSFETs:STI_InducedEmbedded SiGe Strain Relaxation and Dual-Stress-Liner Boundary ProximityEffect”描述的，其通过引用合并于此，人们已经发现靠近具有嵌入式SiGe源极/漏极结构的P沟道MOS晶体管的栅极边缘的浅沟道隔离结构减轻由SiGe材料施加到晶体管沟道区的应变。这种应变松弛是有害的，因为其降低了 SiGe结构提高晶体管中载流子迁移率的效力。也已经观察到，由浅沟道隔离结构造成的不受欢迎的松弛效应随着隔离结构的边缘与栅极边缘之间的间距减少而增加。图1d示出栅电极8的边缘与沟道隔离结构5的较近边缘之间的这个间距SA。因此，随着间距SA收缩，导致沟道隔离结构5的边缘更接近栅电极8的边缘，SiGe结构12对沟道区14的应变效应衰减。正如Choi的文章中所讨论的，已经观察到，这个效应对具有菱形边缘的凹槽10比具有其他边缘形状，例如U形边缘的凹槽10更加明显。正如本领域所众所周知的，许多现代逻辑集成电路以及固态存储器件正在以晶体管级别在规则阵列中实施。这种规则性常常被表示为，在整个集成电路区上以平行的行排列较小尺寸的栅电极。特别是对于最小特征尺寸的栅电极，例如在深亚微米状态中，这种规则性减少由于光刻效应引起的变化，从而改善了特征尺寸的可控性和晶体管在集成电路上的匹配。不过，浅沟道隔离结构对嵌入式SiGe的效力的邻近效应降低了否则从晶体管阵列布局中的这种规则性预计的这种匹配。图2a和2b以平面视图和横截面示出栅电极8在有源区15上方的规则排列，其中所述有源区15由沟道隔离结构5限定，SiGe结构12被部署在沟道隔离结构5中，其限定七个P沟道MOS晶体管的组。从这些图可以明显看出，七个平行的栅极结构本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：Y·S·忡，D·赖利，S·S·尔伯特，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：