本申请涉及存储器装置与芯片上网络方法、设备及系统。本发明专利技术提供设备、方法及系统，例如，可包含处理器模块、安置于所述处理器模块上面或下面的接口装置、安置于所述接口装置上面或下面且包含多个存储器阵列的至少一个存储器装置的那些设备、方法及系统，所述接口装置包含多个路由元件，所述多个存储器阵列使用提供于导通孔中的多个互连件而耦合到所述接口装置，所述导通孔提供于所述存储器装置及所述接口装置中的至少一者中。另外，所述接口装置可使用所述多个路由元件及所述互连件将所述多个存储器阵列以通信方式耦合到所述处理器模块。
【技术实现步骤摘要】
存储器装置与芯片上网络方法、设备及系统本案是一件分案申请。本案的母案是国际申请号为PCT/US2009/001017、申请日为2009年2月18日、PCT申请进入中国国家阶段后申请号为200980105675.X、专利技术名称为“存储器装置与芯片上网络方法、设备及系统”的专利技术专利申请案。相关申请案本专利申请案主张2008年2月19日提出申请的第12/033,684号美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。
技术介绍
许多电子装置，例如个人计算机、工作站、计算机服务器、主机及其它计算机相关设备(包含打印机、扫描仪及硬盘驱动器)利用提供大数据存储能力同时试图招致低功率消耗的存储器装置。非常适合在前述装置中使用的一个类型的存储器装置为动态随机存取存储器(DRAM)。对存储器装置较大容量的需求继续增长而同时芯片大小限定限制了这些存储器装置的容量。个别存储器单元的组件所占用的表面积已稳定地减小，使得除减小栅极延迟之外可增加所述存储器单元在半导体衬底上的堆积密度。缩小装置表面积可导致降低制造良率，且增加用于连接DRAM装置内的众多库与其它装置的互连件的复杂性。另外，在小型化期间，互连件延迟不像栅极延迟一般按比例缩放。附图说明下文参照以下图式详细地描述本专利技术的各种实施例。图1图解说明根据本专利技术各种实施例的存储器系统的框图。图2图解说明根据本专利技术一些实施例的存储器装置的俯视图。图3图解说明根据本专利技术一些实施例图1中所示的存储器系统的透视图。图4图解说明根据本专利技术一些实施例与图1中所示的系统类似的系统的横截面图。图5A图解说明根据本专利技术各种实施例图1中所示的存储器系统中使用的命令包的数据结构。图5B图解说明根据本专利技术各种实施例图1中所示的存储器系统中使用的数据包的数据结构。图6图解说明根据本专利技术一些实施例图3中所示系统的操作的方法的流程图。图7图解说明显示根据本专利技术一些实施例耦合到处理器模块的存储器系统的示意图。具体实施方式存储器的表面积减小及随之发生的堆积密度增加可通过减小存储器阵列的水平特征大小来实现。在各种实施例中，此可通过形成显著三维存储器阵列以使所述存储器阵列除大体延伸跨越衬底表面以外还垂直延伸到衬底中及上面来实现。图1图解说明根据本专利技术各种实施例的存储器系统100的框图。存储器系统100包含接口装置150，所述接口装置耦合到存储器装置110、120及处理器模块160。在一些实施例中，接口装置150包含彼此互连的路由元件153、154、155、156、157、158及159。在一些实施例中，接口装置150还包含DRAM控制器151及快闪控制器152。在一些实施例中，DRAM控制器151包含非页模式控制器。在一些实施例中，DRAM控制器151包含具备存储器命令总线优化的无序命令队列。在一些实施例中，DRAM控制器151可为可编程的且含有内置自我测试(BIST)以帮助存储器测试。接口装置150是使用穿过存储器Z导通孔135及145提供的互连而分别耦合到存储器装置110、120。存储器Z导通孔是提供于存储器装置(110、120)内的开口，其允许垂直互连件部分地或完全地穿过存储器装置(110、120)，从而允许坐落于位于所述存储器装置内的特定存储器阵列上面及下面的存储器阵列之间的连接性。在一些实施例中，存储器Z导通孔135、145内的互连件包含128位数据总线。在一些实施例中，处理模块160包含处理器162、164、166及168，所述处理器是使用处理器Z导通孔172、174、176及178而分别耦合到路由元件153、155、156及158。在一些实施例中，处理模块160包含通用处理器或专用集成电路(ASIC)。在一些实施例中，处理模块160可包括单核处理器及/或多核处理器。在一些实施例中，存储器装置110包含存储器阵列110-1、110-2、110-3及110-4，每一存储器阵列具有在逻辑上配置成若干行及若干列的存储器单元。类似地，在一些实施例中，存储器装置120包含存储器阵列120-1、120-2、120-3及120-4，每一存储器阵列具有在逻辑上配置成若干行及若干列的存储器单元。接口装置150将存储器命令提供到存储器装置110及120内的选定存储器地址。在一些实施例中，存储器装置110、120包含动态随机存取存储器(DRAM)装置。在一些实施例中，接口装置150包含经配置以执行DRAM定序的电路。在一些实施例中，接口装置150经配置以基于存储器装置110及120中使用的DRAM的类型而实施刷新方案以控制错误率。在自动刷新序列作用于存储器地址上期间，从命令解码器供应用于读取及重写的启动脉冲以及指示原始状态的预充电脉冲，且向所述DRAM施加时钟信号。为避免数据丢失，必须定期地读取DRAM(动态随机存取存储器)的存储器单元且然后将其内容重写，此称作存储器单元的“刷新”。在一些实施例中，接口装置150经配置以基于存储器装置110及120中每一者的特定信号特性而操作刷新方案以控制错误率。在一些实施例中，接口装置150经配置以对包含于存储器装置110及120内的多个存储器阵列操作不良单元恢复方案。在一些实施例中，接口装置150为可编程的且经配置以基于邻近于其安置的存储器裸片的类型而操作。在一些实施例中，接口装置150经配置以对多个存储器阵列110-1、110-2、110-3及110-4操作不良单元恢复方案。在一些实施例中，接口装置150包含模式产生器，所述模式产生器经配置以产生用于存储器装置110及120的测试及诊断分析的测试模式信号。在一些实施例中，接口装置150充当互连装置及I/O驱动器。在一些实施例中，接口装置150包含DRAM裸片内存在的传统功能块，例如I/O垫、延迟锁定回路(DLL)电路及提供读取及写入指针、存储及控制逻辑的先进先出(FIFO)电路。将这些功能块从所述DRAM裸片转移到接口装置150中允许所述DRAM的存储面积的增加。在一些实施例中，接口装置150借助例如图3中所示的贯通晶片互连件(TWI)的独立互连件而耦合到32个不同的存储器装置(每一存储器装置具有数个存储器阵列；可能有其它数目个装置)。在一些实施例中，接口装置150耦合到经配置以基于最终用户应用而提供不同类型的互连的一组TWI。在一些实施例中，所述组TWI321穿过提供于存储器阵列110-1及110-2内的存储器Z导通孔322、323。在一些实施例中，所述TWI可经配置以提供不同类型的DRAM与接口装置150之间的连接性。在一些实施例中，接口装置150经配置以在接口装置150与所述DRAM之间发射及接收测试模式信号以计算每一互连件的最优时序级。在一些实施例中，接口装置150可具有实现外部系统互连的任一数目(例如，8、16、32、64、128等)个I/O垫。在一些实施例中，在接口装置150的I/O端子与DRAM之间发射并接收测试模式信号，且执行训练算法以计算每一输入/输出连接的最优时序。在一些实施例中，接口装置150经配置以在存储器装置110、120与处理器模块160之间的数据通信期间执行错误校验及校正(ECC)。在一些实施例中，接口装置150内的DRAM控制器151及快闪控制器152经配置以通过在128位数据总线本文档来自技高网...
【技术保护点】
【技术特征摘要】
2008.02.19 US 12/033,6841.一种使用包括处理器模块、接口装置以及存储器装置的电子封装的方法，所述方法包括：在所述接口装置处从所述处理器模块接收分组数据以提供所接收的分组数据；基于提供于所述分组数据内的地址而使用所述接口装置中的多个路由元件以及延伸穿过所述接口装置中的开口的多个互连件路由所述所接收的分组数据，其中所述多个互连件经配置以提供至少一个存储器装置与所述接口装置之间的连接性；基于提供于所述分组数据内的存储器命令而从所述至少一个存储器装置的多个存储器阵列中检索所存储的数据，以提供所检索的所存储数据；及使用所述多个路由元件将所述所检索的所存储数据路由到所述处理器模块。2.根据权利要求1所述的方法，其中从...
【专利技术属性】
技术研发人员：乔·M·杰德罗，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：
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