基于Credence KalosI存储器测试平台的并行测试装置及测试方法制造方法及图纸

本发明专利技术提供一种基于Credence KalosI存储器测试平台的并行测试装置及测试方法，装置包括：384个芯片，平均分成64子组芯片，每一芯片具有电源接口、地接口、时钟接口和IO接口各一个；内置于每一芯片中的一内建自测试模块中均具有多种自测试图形，且每一芯片的各接口均与内置的内建自测试模块相连；一KalosI存储器测试平台具有16块测试主板，每一测试主板具有48个测试通道和4个电源通道；每一电源通道分别与一子组芯片中的每一电源接口相连，每一测试通道分别依次与一芯片的时钟接口或IO接口相连，每一芯片中的地接口均与地相连，以使KalosI存储器测试平台可以实现384个芯片的并行测试。

【技术实现步骤摘要】
并行测试装置及测试方法
本专利技术属于半导体测试
，尤其涉及一种并行测试装置及测试方法。
技术介绍
目前，一种基于科利登(Credence)公司生产的KalosI存储器测试平台虽具有768(16X48)个测试端，但是却只能执行64/128/256个芯片的并行测试，而无法执行更多芯片的并行处理，导致所述的KalosI存储器测试平台的测试端存在闲置的问题，无法进一步提高测试芯片的数目，延长了测试时间，并增加了测试费用。
技术实现思路
本专利技术的目的是提供一种并行测试装置及相应的测试方法，以使基于科利登公司生产的KalosI存储器测试平台可以实现384个芯片的并行测试。为解决上述问题，本专利技术提供了一种并行测试装置，包括：384个芯片，平均分成64子组芯片，每一所述芯片具有一电源接口、一地接口、一时钟接口和一IO接口；384个内建自测试模块，每一所述内建自测试模块中具有多种自测试图形，每一所述芯片中内置一所述内建自测试模块，且每一所述芯片的电源接口、地接口、时钟接口和IO接口与内置的内建自测试模块相连；一KalosI存储器测试平台，所述KalosI存储器测试平台具有16块测试主板，每一所述测试主板具有48个测试通道和4个电源通道；其中，每一所述电源通道分别与一所述的子组芯片中的每一电源接口相连，每一所述测试通道分别依次与一所述芯片的时钟接口或IO接口相连，每一所述芯片中的地接口均与地相连。进一步的，每一所述芯片内置的内建自测试模块执行一所述自测试图形后，每一所述芯片的IO接口输出内置的内建自测试模块中的自测试图形的测试结果。进一步的，每一所述芯片的IO接口输出的自测试图形的测试结果为模拟量或数字信号的输入/输出状态。进一步的，所述模拟量为模拟低电压、模拟高电压或模拟电流中的一种。进一步的，所述的并行测试装置还包括：每一所述芯片或部分所述芯片具有冗余扇区，具有所述冗余扇区的每一芯片中的内建自测试模块还用于自动判断并记录失效点的数量和地址。进一步的，每一所述芯片包括四个探针垫，每一所述芯片中的电源接口、地接口、IO接口和时钟接口分别连接一所述探针垫。为了达到本专利技术的另一方面，还提供一种并行测试装置的测试方法，包括如下步骤：提供一种如权利要求1所述的并行测试装置；每一所述芯片的电源接口、地接口、时钟接口和IO接口分别接收设备电源、地电压、时钟信号和控制信号，以启动每一所述芯片；每一所述芯片内置的内建自测试模块执行一所述自测试图形后，每一所述芯片的IO接口输出内置的内建自测试模块中的自测试图形的测试结果；所述KalosI存储器测试平台将接收到的测试结果与预设的测试结果相比，以确定不能正常工作的芯片。进一步的，每一所述芯片的IO接口输出的自测试图形的测试结果为模拟量或数字信号的输入/输出状态。进一步的，所述模拟量为模拟低电压、模拟高电压或模拟电流中的一种。进一步的，所述的并行测试装置的测试方法还包括：每一所述芯片或部分所述芯片具有冗余扇区时，具有冗余扇区的每一芯片中的内建自测试模块根据自动判断并记录失效点的数量和地址做冗余修补。进一步的，所述并行测试装置的测试方法还包括：每一所述芯片包括四个探针垫，每一所述芯片中的电源接口、地接口、时钟接口和IO接口分别连接一所述探针垫，通过所述的探针垫对并行测试装置进行封装测试。由上述技术方案可见，本专利技术公开了一种并行测试装置及测试方法，所述并行测试装置包括：384个芯片，平均分成64子组芯片，每一所述芯片具有一电源接口、一地接口、一时钟接口和一IO接口；384个内建自测试模块，每一所述内建自测试模块中具有多种自测试图形，每一所述芯片中内置一所述内建自测试模块，且每一所述芯片的电源接口、地接口、时钟接口和IO接口与内置的内建自测试模块相连；一KalosI存储器测试平台，所述KalosI存储器测试平台具有16块测试主板，每一所述测试主板具有48个测试通道和4个电源通道；其中，每一所述电源通道分别与一所述的子组芯片中的每一电源接口相连，每一所述测试通道分别依次与一所述芯片的时钟接口或IO接口相连，每一所述芯片中的地接口均与地相连，由于每一所述内建自测试模块MBIST仅需通过时钟接口和IO接口测试一芯片，KalosI存储器测试平台的768个测试通道与对应的384个芯片连接后，KalosI存储器测试平台即可并行测试384个芯片而同时获得工作正常与否的芯片的地址，从而提高了测试芯片的数目，减少了测试时间，降低了测试费用。此外，在本专利技术的并行测试装置中，所述KalosI存储器测试平台将接收到的测试结果与预设的测试结果相比，当芯片工作不正常时，由于所述内建自测试模块可以自动判断并且记录失效点的数量和地址，如果失效点小于冗余的扇区(sector)数量，则具有冗余扇区的芯片可以自动输出冗余扇区的地址，以便后期可以做冗余修补。另外，本专利技术的并行测试装置中，每一所述芯片中的电源接口、地接口和时钟接口、IO接口分别连接一探针垫，因此每一所述芯片均只通过四个探针垫进行封装即可测试，由于每一所述芯片的封装引脚数目减少，当进行封装测试时，可减少由于封装引脚多所带来的封装测试损伤的风险。附图说明图1为本专利技术一实施例中的并行测试装置的框架示意图；图2为图1中的并行测试装置中的一个测试主板所连接的芯片的结构示意图；图3为本专利技术一实施例中的并行测试装置的测试方法的流程示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施的限制。以图3所示的流程示意图为例，结合图1和图2，对本专利技术提供的一种并行测试装置的测试方法进行详细描述。所述并行测试装置的测试方法包括如下步骤：在步骤1中，参见图1，提供一种并行测试装置100，所述并行测试装置包括384个芯片、384个存储器内建自测试系统MBIST(MemoryBuiltInSelfTest)以及一KalosI存储器测试平台。具体分析如下：所述的384个芯片平均分成64子组芯片，分别以G1、G2、G3、……、G63、G64表示，所述的每一子组芯片中分别具有6个芯片，分别为芯片1至芯片6，每一所述芯片具有一电源接口、一地接口、一时钟接口和一IO接口。为了实现仅用两个测试通道测试一芯片，本专利技术提供了一种所述的内建自测试模块MBIST：每一所述内建自测试模块MBIST内置于一所述芯片中，每一所述内建自测试模块MBIST中具有多种自测试图形，所述的自测试图形用于对芯片进行测试，例如所述的自测试图形可以为自动写入棋盘格或自动判断棋盘格或其他棋盘格类型等，在本实施例中所列举的棋盘格，仅用于说明但不限于棋盘格类型，每一所述芯片的电源接口、地接口、时钟接口和IO接口与内置的内建自测试模块MBIST连接，每一所述内建自测试模块MBIST可调用一所述的自测试图形后并执行，所执行的自测试图形的测试结果通过与其连接的IO接口输出。其中，每一所述IO接口为特殊的IO输入输出接口，所述特殊的IO接口需要实现数字信号的输入和输出，电压的输入和输出(电压本文档来自技高网...

【技术保护点】
一种基于Credence KalosI存储器测试平台的并行测试装置，其特征在于，包括：384个芯片，平均分成64子组芯片，每一所述芯片具有一电源接口、一地接口、一时钟接口和一IO接口；384个内建自测试模块，每一所述内建自测试模块中具有多种自测试图形，每一所述芯片中内置一所述内建自测试模块，且每一所述芯片的电源接口、地接口、时钟接口和IO接口与内置的内建自测试模块相连；一KalosI存储器测试平台，所述KalosI存储器测试平台具有16块测试主板，每一所述测试主板具有48个测试通道和4个电源通道；其中，每一所述电源通道分别与一所述的子组芯片中的每一电源接口相连，每一所述测试通道分别依次与一所述芯片的时钟接口或IO接口相连，每一所述芯片中的地接口均与地相连。

【技术特征摘要】
1.一种并行测试装置，其特征在于，包括：384个芯片，平均分成64子组芯片，每一所述芯片具有一电源接口、一地接口、一时钟接口和一IO接口；384个内建自测试模块，每一所述内建自测试模块中具有多种自测试图形，每一所述芯片中内置一所述内建自测试模块，且每一所述芯片的电源接口、地接口、时钟接口和IO接口与内置的内建自测试模块相连，每一所述芯片的IO接口输出的自测试图形的测试结果为模拟量或数字信号的输入/输出状态；一KalosI存储器测试平台，所述KalosI存储器测试平台具有16块测试主板，每一所述测试主板具有48个测试通道和4个电源通道；其中，每一所述电源通道分别与一所述的子组芯片中的每一电源接口相连，每一所述测试通道分别依次与一所述芯片的时钟接口或IO接口相连，每一所述芯片中的地接口均与地相连。2.如权利要求1所述的并行测试装置，其特征在于：每一所述芯片内置的内建自测试模块执行一所述自测试图形后，每一所述芯片的IO接口输出内置的内建自测试模块中的自测试图形的测试结果。3.如权利要求1所述的并行测试装置，其特征在于：所述模拟量为模拟低电压、模拟高电压或模拟电流中的一种。4.如权利要求1所述的并行测试装置，其特征在于，还包括：每一所述芯片或部分所述芯片具有冗余扇区，具有所述冗余扇区的每一芯片中的内建自测试模块还用于自动判断并记录失效点的数量和地址。5.如权利要求1所述的并行测试装置...

【专利技术属性】
技术研发人员：钱亮，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31