模数转换器制造技术

本发明专利技术涉及一种模数转换器。该模数转换器包括：多级比较模块；其中，每级比较模块包括：比较器和亚稳态确定单元；比较器用于当上一级比较模块未处于亚稳态时，接收第一时钟，第一输入信号和第二输入信号，对第一输入信号和第二输入信号进行比较；亚稳态确定单元用于当上一级比较模块未处于亚稳态时，接收第一时钟，根据第一时钟生成参考时钟，如果比较器输出的第二时钟迟于参考时钟，则确定本级比较模块处于亚稳态；比较器还用于当上一级比较模块未处于亚稳态且本级比较模块处于亚稳态时，输出第一电平；当上一级比较模块处于亚稳态且本级比较模块处于亚稳态时，输出第二电平。

【技术实现步骤摘要】
模数转换器
本专利技术涉及一种模数转换器。
技术介绍
随着工艺的演进，比较器的速度越来越快，并且其功耗是动态的，因此基于比较器结构的模数转换器越来越有优势。然而比较器具有的亚稳态特性，当比较器输入两个非常接近的信号时，由于比较器的有限放大倍数，使得比较器长时间分辨不出输入大小而输出中间电平，发生这种情况即发生了亚稳态。一旦比较器出现亚稳态，会导致基于比较器结构的模数转换器失效或性能恶化，无法正常工作。
技术实现思路
有鉴于此，本专利技术提供一种模数转换器，在该模数转换器中的比较器出现亚稳态时，该模数转换器也可以正常工作。在第一方面，本专利技术实施例提供一种模数转换器，所述模数转换器包括：多级比较模块；其中，每级比较模块包括：比较器和亚稳态确定单元；所述比较器用于当上一级比较模块未处于亚稳态时，接收第一时钟，第一输入信号和第二输入信号，对所述第一输入信号和第二输入信号进行比较；所述亚稳态确定单元用于当上一级比较模块未处于亚稳态时，接收所述第一时钟，根据所述第一时钟生成参考时钟，如果所述比较器输出的第二时钟迟于所述参考时钟，则确定所述比较器处于亚稳态，从而确定本级比较模块处于亚稳态；所述亚稳态确定单元还用于当上一级比较模块处于亚稳态时，则确定本级比较模块处于亚稳态；其中，所述第二时钟为第一时钟经延迟后的时钟，所述第一时钟到第二时钟的延迟时间与所述比较器对所述第一输入信号和第二输入信号进行比较的时间成正比；所述比较器还用于当上一级比较模块未处于亚稳态且本级比较模块处于亚稳态时，输出第一电平；当上一级比较模块处于亚稳态且本级比较模块处于亚稳态时，输出第二电平；当上一级比较模块未处于亚稳态且本级比较模块未处于亚稳态时，输出所述第一输入信号和第二输入信号的比较结果;其中，所述第一电平和第二电平互为相反的电平。在第一方面的第一种可能实现的方式中，所述比较器包括：比较电路，第一复用器，第二复用器和第三复用器；所述比较电路的第一输入端接收所述第一输入信号，所述比较电路的第二输入端用于接收所述第二输入信号，所述比较电路的第三输入端与第一复用器的输出端相连，所述第一复用器的选择端用于接收上一级比较模块输出的亚稳态标识，所述第一复用器的第一输入端用于接收所述第一时钟，所述第一复用器的第二输入端接低电平；所述比较电路的第一输出端与所述第二复用器的第一输入端相连，所述第二复用器的选择端用于接收所述亚稳态确定单元输出的亚稳态标识，所述第二复用器的第二输入端与所述第三复用器的输出端相连，所述第二复用器的输出端用于输出所述第一输入信号和第二输入信号的比较结果或第一电平或第二电平，所述第三复用器的选择端用于接收上一级比较模块输出的亚稳态标识，所述第三复用器的第一输入端接高电平，所述第三复用器的第二输入端接低电平；所述比较电路的第二输出端用于输出所述第二时钟；所述亚稳态确定单元包括：参考时钟生成电路，D触发器，第一与门，第二与门，第三与门，第一或门和第二或门；其中，所述参考时钟生成电路用于根据所述第一时钟生成参考时钟；所述参考时钟生成电路的第一输入端与所述第一与门的输出端相连，所述第一与门的第一输入端与所述第一复用器的输出端相连，所述第一与门的第二输入端用于接收所述参考时钟生成电路启动信号；所述参考时钟生成电路输出端与所述第一或门的第一输入端相连，所述第一或门的第二输入端与所述比较电路的第二输出端相连，所述第一或门的第三输入端与所述第二与门的输出端相连，所述第二与门的第一输入端用于接收所述第一时钟，所述第二与门的第二输入端用于接收上一级比较模块输出的亚稳态标识；所述第一或门的输出端与所述D触发器的时钟输入端相连，所述D触发器的信号输入端与所述比较器的第二输出端相连，所述D触发器的反相输出端与第二或门的第一输入端相连，所述第二或门的第二输入端用于接收上一级比较模块输出的亚稳态标识，所述第二或门的输出端与所述第三与门的第一输入端相连，所述第三与门的第二输入端用于接收所述参考时钟生成电路启动信号，所述第三与门的输出端用于输出本级比较模块输出的亚稳态标识。结合第一方面的第一种可能实现的方式，在第二种可能实现的方式中，所述比较电路包括：第一NMOS管，第二NMOS管，第三NMOS管，第一PMOS管，第二PMOS管，第一电容，第二电容，与非门，锁存器和预放大器；所述第一NMOS管的源极与电源相连，所述第一NMOS管的漏极与所述第二NMOS管的源极和第三NMOS管的源极的连接点相连，所述第二NMOS管的漏极与所述第一PMOS管的漏极相连，所述第一PMOS管的源极接地，所述第二NMOS管的漏极还与第一电容的第一端相连，所述第一电容的第二端接地，所述第三NMOS管的漏极与所述第二PMOS管的漏极相连，所述第二PMOS管的源极接地，所述第三NMOS管的漏极还与第二电容的第一端相连，所述第二电容的第二端接地，所述第一电容的第一端还与所述预放大器的第一输入端相连，所述第二电容的第一端还与所述预放大器的第二输入端相连，所述预放大器的第一输出端与所述锁存器的第一输入端相连，所述预放大器的第二输出端与所述锁存器的第二输入端相连，所述锁存器的第一输出端与所述与非门的第一输入端相连，所述锁存器的第二输出端与所述与非门的第二输入端相连；所述第二NMOS管的栅极为所述比较电路的第一输入端；所述第三NMOS管的栅极为所述比较电路的第二输入端；所述第一NMOS管的栅极、第一PMOS管的栅极和第二PMOS管的栅极的连接点为所述比较电路的第三输入端；所述锁存器的第一输出端或第二输出端为所述比较电路的第一输出端；所述与非门的输出端为所述比较电路的第二输出端。结合第一方面的第一种可能实现的方式，在第三种可能实现的方式中，所述参考时钟生成电路包括：NMOS管，PMOS管，电容和反相器；所述NMOS管的源极与电源相连，所述NMOS管的漏极与所述PMOS管的漏极相连，所述PMOS管的源极接地，所述NMOS管的漏极还与所述电容的第一端相连，所述电容的第二端接地，所述NMOS管的漏极还与所述反相器的输入端相连；所述NMOS管的栅极和所述PMOS管的栅极的连接点为所述参考时钟生成电路的第一输入端；所述反相器的输出端为所述参考时钟生成电路的输出端。结合第一方面的第一种可能实现的方式，在第四种可能实现的方式中，所述参考时钟生成电路的第二输入端用于接收所述第一输入信号，所述参考时钟生成电路的第三输入端用于接收所述第二输入信号；所述参考时钟生成电路包括：第一NMOS管，第二NMOS管，第三NMOS管，PMOS管，电容和反相器；所第一NMOS管的源极与电源相连，所述第一NMOS管的漏极与第二NMOS管的源极和第三NMOS管的源极的连接点相连，所述第二NMOS管的漏极和第三NMOS管的漏极的连接点与所述PMOS管的漏极相连，所述PMOS管的源极接地，所述PMOS管的漏极还与所述电容的第一端相连，所述电容的第二端接地，所述PMOS管的漏极还与所述反相器的输入端相连；所述第一NMOS管的栅极和所述PMOS管的栅极的连接点为所述参考时钟生成电路的第一输入端；所述第二NMOS管的栅极为所述参考时钟生成电路的第二输入端；所述第三NMOS管的栅极为所述参考时钟生成电路的第三输入端；所述反相器的输出端为所述参考时钟生成电路的输本文档来自技高网...

【技术保护点】
一种模数转换器，其特征在于，所述模数转换器包括：多级比较模块；其中，每级比较模块包括：比较器和亚稳态确定单元；所述比较器用于当上一级比较模块未处于亚稳态时，接收第一时钟，第一输入信号和第二输入信号，对所述第一输入信号和第二输入信号进行比较；所述亚稳态确定单元用于当上一级比较模块未处于亚稳态时，接收所述第一时钟，根据所述第一时钟生成参考时钟，如果所述比较器输出的第二时钟迟于所述参考时钟，则确定所述比较器处于亚稳态，从而确定本级比较模块处于亚稳态；所述亚稳态确定单元还用于当上一级比较模块处于亚稳态时，则确定本级比较模块处于亚稳态；其中，所述第二时钟为第一时钟经延迟后的时钟，所述第一时钟到第二时钟的延迟时间与所述比较器对所述第一输入信号和第二输入信号进行比较的时间成正比；所述比较器还用于当上一级比较模块未处于亚稳态且本级比较模块处于亚稳态时，输出第一电平；当上一级比较模块处于亚稳态且本级比较模块处于亚稳态时，输出第二电平；当上一级比较模块未处于亚稳态且本级比较模块未处于亚稳态时，输出所述第一输入信号和第二输入信号的比较结果;其中，所述第一电平和第二电平互为相反的电平。

【技术特征摘要】
1.一种模数转换器，其特征在于，所述模数转换器包括：多级比较模块；其中，每级比较模块包括：比较器和亚稳态确定单元；所述比较器用于当上一级比较模块未处于亚稳态时，接收第一时钟，第一输入信号和第二输入信号，对所述第一输入信号和第二输入信号进行比较；所述亚稳态确定单元用于当上一级比较模块未处于亚稳态时，接收所述第一时钟，根据所述第一时钟生成参考时钟，如果所述比较器输出的第二时钟迟于所述参考时钟，则确定所述比较器处于亚稳态，从而确定本级比较模块处于亚稳态；所述亚稳态确定单元还用于当上一级比较模块处于亚稳态时，则确定本级比较模块处于亚稳态；其中，所述第二时钟为第一时钟经延迟后的时钟，所述第一时钟到第二时钟的延迟时间与所述比较器对所述第一输入信号和第二输入信号进行比较的时间成正比；所述比较器还用于当上一级比较模块未处于亚稳态且本级比较模块处于亚稳态时，输出第一电平；当上一级比较模块处于亚稳态且本级比较模块处于亚稳态时，输出第二电平；当上一级比较模块未处于亚稳态且本级比较模块未处于亚稳态时，输出所述第一输入信号和第二输入信号的比较结果；其中，所述第一电平和第二电平互为相反的电平。2.根据权利要求1所述的模数转换器，其特征在于，所述比较器包括：比较电路，第一复用器，第二复用器和第三复用器；所述比较电路的第一输入端接收所述第一输入信号，所述比较电路的第二输入端用于接收所述第二输入信号，所述比较电路的第三输入端与第一复用器的输出端相连，所述第一复用器的选择端用于接收上一级比较模块输出的亚稳态标识，所述第一复用器的第一输入端用于接收所述第一时钟，所述第一复用器的第二输入端接低电平；所述比较电路的第一输出端与所述第二复用器的第一输入端相连，所述第二复用器的选择端用于接收所述亚稳态确定单元输出的亚稳态标识，所述第二复用器的第二输入端与所述第三复用器的输出端相连，所述第二复用器的输出端用于输出所述第一输入信号和第二输入信号的比较结果或第一电平或第二电平，所述第三复用器的选择端用于接收上一级比较模块输出的亚稳态标识，所述第三复用器的第一输入端接高电平，所述第三复用器的第二输入端接低电平；所述比较电路的第二输出端用于输出所述第二时钟；所述亚稳态确定单元包括：参考时钟生成电路，D触发器，第一与门，第二与门，第三与门，第一或门和第二或门；其中，所述参考时钟生成电路用于根据所述第一时钟生成参考时钟；所述参考时钟生成电路的第一输入端与所述第一与门的输出端相连，所述第一与门的第一输入端与所述第一复用器的输出端相连，所述第一与门的第二输入端用于接收所述参考时钟生成电路启动信号；所述参考时钟生成电路输出端与所述第一或门的第一输入端相连，所述第一或门的第二输入端与所述比较电路的第二输出端相连，所述第一或门的第三输入端与所述第二与门的输出端相连，所述第二与门的第一输入端用于接收所述第一时钟，所述第二与门的第二输入端用于接收上一级比较模块输出的亚稳态标识；所述第一或门的输出端与所述D触发器的时钟输入端相连，所述D触发器的信号输入端与所述比较电路的第二输出端相连，所述D触发器的反相输出端与第二或门的第一输入端相连，所述第二或门的第二输入端用于接收上一级比较模块输出的亚稳态标识，所述第二或门的输出端与所述第三与门的第一输入端相连，所述第三与门的第二输入端用于接收所述参考时钟生成电路启动信号，所述第三与门的输出端用于输出本级比较模块输出的亚稳态标识。3.根据权利要求2所述的模数转换器，其特征在于，所述比较电路包括：第一NMOS管，第二NMOS管，第三NMOS管，第一PMOS管，第二PMOS管，第一电容，第二电容，与非门，锁存器和预放大器...

【专利技术属性】
技术研发人员：范明俊，方黎明，刘源，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44