一种形成接触孔的方法技术

一种形成接触孔的方法，其特征在于，所述方法包括：步骤S101：提供半导体衬底，所述半导体衬底上依次形成有接触孔刻蚀阻挡层、层间介电层、图案化的掩膜层；步骤S102：以所述图案化的掩膜层为掩膜蚀刻所述层间介电层，以形成层间介电层的开口；步骤S103：对所述接触孔刻蚀阻挡层进行第一刻蚀处理，去除掉要形成接触孔的位置的部分接触孔刻蚀阻挡层；步骤S104：对所述接触孔刻蚀阻挡层进行第二刻蚀处理，去除掉要形成接触孔的位置的剩余部分的接触孔刻蚀阻挡层，以形成接触孔刻蚀阻挡层的开口，所述接触孔刻蚀阻挡层的开口与所述层间介电层的开口共同构成了所述接触孔；其中，所述第二刻蚀处理的刻蚀选择比高于所述第一刻蚀处理的刻蚀选择比。

【技术实现步骤摘要】
【专利摘要】本专利技术提供，涉及半导体
。该方法包括：步骤S101：提供半导体衬底，所述半导体衬底上依次形成有接触孔刻蚀阻挡层、层间介电层、图案化的掩膜层；步骤S102：以所述图案化的掩膜层为掩膜蚀刻所述层间介电层，以形成层间介电层的开口；步骤S103：对所述接触孔刻蚀阻挡层进行第一刻蚀处理，去除掉要形成接触孔的位置的部分接触孔刻蚀阻挡层；步骤S104：对所述接触孔刻蚀阻挡层进行第二刻蚀处理，去除掉要形成接触孔的位置的剩余部分的接触孔刻蚀阻挡层，以形成接触孔刻蚀阻挡层的开口；其中，所述第二刻蚀处理的刻蚀选择比高于所述第一刻蚀处理的刻蚀选择比。所述方法提高了接触孔的刻蚀速率和产品良率。【专利说明】
本专利技术涉及半导体
，具体而言涉及。
技术介绍
在半导体
中，半导体集成电路的制造是极其复杂的过程，目的在于将特定电路所需的电子组件和线路，缩小制作在小面积的晶片上。其中，各个组件必须通过适当的内连导线来进行电连接，才能发挥所期望的功能。由于集成电路的制造向超大规模集成电路发展，其内部的电路密度越来越大，随着芯片中所含元件数量的不断增加，实际上就减少了表面连线的可用空间。这一问题的解决方法是采用多层金属导线设计，利用多层绝缘层和导电层相互叠加的多层连接，这其中就需要制作大量的接触孔。比如，现有的MOS晶体管工艺中，需要在源区、漏区以及多晶硅栅极上形成接触孔。为改善导通性能，现有技术中一般在源区、漏区以及多晶硅栅极的表面形成金属硅化物，刻蚀接触孔时，应避免对金属硅化物以及半导体衬底等造成影响。现有技术中常用的形成接触孔的方法，一般包括如下步骤:步骤1、如图1A所示，提供半导体衬底100，所述半导体衬底100上依次形成有接触孔刻蚀阻挡层(CESL) 101、层间介电层(ILD) 102、APF (advanced pattern film,先进图形化膜)103和底部抗反射层(BARC) 104。其中，所述接触孔刻蚀阻挡层一般为氮化物(即氮化硅)，层间介电层一般为氧化物(即氧化娃)；所述APF (advanced pattern film)—般为无定形炭薄膜,底部抗反射层(BARC)可以为氮氧化物等。本领域的技术人员可以理解，除了上述各层外，所述半导体衬底上通常已经形成了其他器件，比如源极(源区)、漏极(漏区)、栅极，以及金属硅化(如NiSi)，ST1、锗硅层等。步骤2、刻蚀所述底部抗反射层104，以在所述底部抗反射层上对应要形成的接触孔的位置形成底部抗反射层的开口 1041，形成的图形如图1B所示。步骤2具体包括:在所述底部抗反射层上形成一层图形化的光刻胶，利用该光刻胶对所述底部抗反射层进行刻蚀，以在所述底部抗反射层上对应要形成的接触孔的位置形成底部抗反射层的开口 1041。步骤3、对所述APF进行刻蚀，以形成图形化的APF。 具体地，利用所述图形化的光刻胶，对所述APF进行刻蚀，以形成图形化的APF，该图形化的APF在对应要形成接触孔的位置形成有APF的开口 1031，形成的图形如图1C所示。然后，去除所述图形化的光刻胶。其中，所述图形化的APF用于后续刻蚀ILD的掩膜。步骤4、利用所述图形化的APF为掩膜，对所述层间介电层进行刻蚀(一般采用高速率刻蚀)，形成层间介电层的开口的第一部分10211，如图1D所示。其中，在高速率刻蚀(也称主刻蚀)时，不需要考虑氧化物(氧化硅)/氮化物(氮化硅)刻蚀选择比，而应使用可以对ILD (为氧化物)进行高速率刻蚀的刻蚀条件。步骤5、利用所述图形化的APF为掩膜，对所述层间介电层进行过刻处理，刻蚀出层间介电层的开口的第二部分10212。其中，层间介电层的开口的第一部分10211和第二部分10212共同构成层间介电层的开口 1021。形成的图形，如图1E所示。其中，在过刻处理时，需要采用高的氧化物(氧化硅)/氮化物(氮化硅)刻蚀选择比。经过步骤4和5，在层间介电层上要形成接触孔的位置形成了层间介电层的开口1021。层间介电层的开口 1021为接触孔位于ILD层的部分。步骤6、灰化去除所述图形化的APF。由于底部抗反射层104位于APF的上方，因此，在该步骤中，会同时去除底部抗反射层104,形成的图形如图1F所示。步骤7、采用高的氮化硅/氧化硅刻蚀选择比刻蚀所述接触孔刻蚀阻挡层，对所述接触孔刻蚀阻挡层进行线性去除(liner removal),形成接触孔刻蚀阻挡层的开口 1011,如图1G所示。其中，接触孔刻蚀阻挡层的开口 1011为接触孔位于CESL的部分；所述接触孔刻蚀阻挡层的开口 1011和所述层间介电层的开口 1021共同构成了接触孔。通常情况下，由于采用了高的氮化硅/氧化硅刻蚀选择比，刻蚀速率会相对较慢，如果刻蚀不充分(比如刻蚀时间太短)，很可能造成接触孔内部的CESL残留1012，如图1G所示。如果残留严重，会导致严重的接触不良甚至开路问题。在实际工艺中，每一步刻蚀之后，尤其当刻蚀层间介电层和接触孔刻蚀阻挡层时，在相应的刻蚀区域会产生聚合物(图中未示出)；当采用高速率刻蚀时，产生聚合物的问题更严重。这些聚合物会对后续工艺造成影响，如造成接触不良甚至开路现象。一般的，在完成步骤5之后，会有大量的聚合物(图中未示出)堆积在层间介电层的开口 1021的底部的接触孔刻蚀阻挡层上表面，非常容易造成器件的接触电阻过大。而且，随着器件尺寸越来越小，接触孔的尺寸越来越小，聚合物的堆积造成的接触电阻过大问题越严重，甚至可能造成器件在接触孔位置处发生开路(open )。当半导体制造工艺发展到45nm节点及以下，现有技术中的上述形成接触孔的方法，遭遇了非常大的挑战。这些挑战主要体现在以下方面:首先，在刻蚀CESL (—般为氮化硅材料)的步骤中，刻蚀选择比的控制问题变得十分严峻。在CESL的刻蚀工艺中，如果像上述现有技术一样，使用高的氮化物/氧化物刻蚀选择比进行CESL的线性去除，需要的工艺时间会很长，导致生产效率低下；并且，如果刻蚀不充分(比如时间不是足够长)，很可能造成CESL残留(如图1G中1012所示)。而如果对CESL过刻比较严重，则可能造成对STI (—般为氧化物材料)、金属硅化物(NiSi)等的刻蚀，如果ST1、金属硅化物(NiSi)等被严重刻蚀，将造成产品良率下降。比如，如果对半导体衬底上的STI刻蚀比较严重，将会导致漏电流问题。另一方面，随着工艺节点发展到45nm节点及以下，前述的聚合物堆积造成的问题越来越严重，不仅导致的接触电阻过大问题越来越严重，而且尤其当CESL有残留时，CESL残留和堆积的聚合物，很容易造成接触孔尤其是共享接触孔(share contact, 一般指栅极与源极或漏极共用的接触孔)的开路不良。上述问题，对形成接触孔的工艺过程中的工艺边际余量，提出了更大的挑战。因此，有必要提出一种新的形成接触孔的方法，以在保证产品良率的同时，提高产品产量。
技术实现思路
针对现有技术的不足，本专利技术提供，包括:步骤SlOl:提供半导体衬底，所述半导体衬底上依次形成有接触孔刻蚀阻挡层、层间介电层、图案化的掩膜层；步骤S102:以所述图案化的掩膜层为掩膜蚀刻所述层间介电层，以形成层间介电层的开口 ；步骤S103:对所述接触孔刻蚀阻挡本文档来自技高网...

【技术保护点】
一种形成接触孔的方法，其特征在于，所述方法包括：步骤S101：提供半导体衬底，所述半导体衬底上依次形成有接触孔刻蚀阻挡层、层间介电层、图案化的掩膜层；步骤S102：以所述图案化的掩膜层为掩膜蚀刻所述层间介电层，以形成层间介电层的开口；步骤S103：对所述接触孔刻蚀阻挡层进行第一刻蚀处理，去除掉要形成接触孔的位置的部分接触孔刻蚀阻挡层；步骤S104：对所述接触孔刻蚀阻挡层进行第二刻蚀处理，去除掉要形成接触孔的位置的剩余部分的接触孔刻蚀阻挡层，以形成接触孔刻蚀阻挡层的开口，所述接触孔刻蚀阻挡层的开口与所述层间介电层的开口共同构成了所述接触孔；其中，所述第二刻蚀处理的刻蚀选择比高于所述第一刻蚀处理的刻蚀选择比。

【技术特征摘要】

【专利技术属性】
技术研发人员：王新鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：