快速动态寄存器、寄存方法、集成电路技术

快速动态寄存器，包括数据块、预充电电路、透明锁存器以及输出逻辑门。响应于时钟，所述预充电电路预充电第一和第二预充电节点，然后释放第一预充电节点。通过响应于时钟将第一预充电节点拉到低电位，或者通过不将其拉到低电位，数据块对数据进行评估，在此情形中第二预充电节点被放电。当透明锁存器为透明时，透明锁存器传递第二预充电节点的状态到存储节点，否则锁存存储节点。所述输出逻辑门依据第二预充电节点和存储节点的状态驱动输出节点到一状态。所述透明锁存器可以用相对较小的器件来实现以减小尺寸和功耗进而提升效率。

【技术实现步骤摘要】
【专利摘要】快速动态寄存器，包括数据块、预充电电路、透明锁存器以及输出逻辑门。响应于时钟，所述预充电电路预充电第一和第二预充电节点，然后释放第一预充电节点。通过响应于时钟将第一预充电节点拉到低电位，或者通过不将其拉到低电位，数据块对数据进行评估，在此情形中第二预充电节点被放电。当透明锁存器为透明时，透明锁存器传递第二预充电节点的状态到存储节点，否则锁存存储节点。所述输出逻辑门依据第二预充电节点和存储节点的状态驱动输出节点到一状态。所述透明锁存器可以用相对较小的器件来实现以减小尺寸和功耗进而提升效率。【专利说明】快速动态寄存器、寄存方法、集成电路有关申请的交叉引用本申请主张以下的美国临时专利申请的优先权，为了所有的意图和目的，通过全文引用将其合并于此。【权利要求】1.一种快速动态寄存器，包括: 数据块，被耦接在第一预充电节点和放电节点之间，其中，当时钟节点从第一时钟状态转换到第二时钟状态时，所述接收至少一个数据输入并且通过将所述第一预充电节点拉到所述放电节点以进行评估； 预充电电路，当所述时钟节点处于所述第一时钟状态时，将第二预充电节点和所述第一预充电节点两者都预充电到高电位，当所述时钟节点转换到所述第二时钟状态时，释放所述第一预充电节点并且将所述放电节点拉到低电位，以及当所述第一预充电节点在所述时钟节点转换到所述第二时钟状态之后保持高电位时，将所述第二预充电节点放电到低电位； 透明锁存器，具有耦接到所述第二预充电节点的锁存器输入端和被耦接到存储节点的输出端，其中，当所述时钟节点处于所述第二时钟状态时，所述透明锁存器对于将所述第二预充电节点的状态传递到所述存储节点是透明的，并且其中当所述时钟节点处于所述第一时钟状态时，所述透明锁存器锁存所述存储节点；以及 输出逻辑门，基于所述第二预充电节点和所述存储节点的状态驱动输出节点到一状态。2.如权利要求1所述的快速动态寄存器，进一步包括多个反相缓冲器，被串行耦接在所述第二预充电节点和所述透明锁存器的所述锁存器输入端之间。3.如权利要求1所述的快速动态寄存器电路，进一步包括: 反相器，具有耦接到所述时钟节点的输入端和耦接到反相时钟节点的输出端；以及 其中，所述透明锁存器包括: 第一和第二晶体管，每一个具有耦接在所述锁存器输入端和所述锁存器输出端之间的一对电流端子，其中，所述第一晶体管具有耦接到所述时钟节点的控制输入端，并且其中，所述第二晶体管具有耦接到所述反相时钟节点的控制输入端；以及 保持器电路，耦接到所述时钟节点、所述反相时钟节点以及所述锁存器输出，当所述时钟节点处于所述第一时钟状态时，保持器电路操作以维持所述输出节点的状态。4.如权利要求3所述的快速动态寄存器，其中，所述保持器电路包括: 第三晶体管，具有耦接到上供应电压节点的第一电流端子，并且具有第二电流端子和控制端子； 第四晶体管，具有耦接到所述第三晶体管的所述第二端子的第一电流端子，具有耦接到所述锁存器输出端的第二电流端子，并且具有耦接到所述时钟节点的控制端子； 第五晶体管，具有耦接到所述锁存器输出端的第一电流端子，具有第二电流端子，并且具有耦接到所述反相时钟节点的控制端子； 第六晶体管，具有耦接到所述第五晶体管的所述第二电流端子的第一电流端子，具有耦接到下供应电压节点的第二电流端子，并且具有控制端子；以及 反相器，具有耦接到所述锁存器输出端的输入端，以及耦接到所述第三和第六晶体管的所述控制端子的输出端。5.如权利要求1所述的快速动态寄存器，其中，所述数据块包括多个N沟道晶体管，每一个具有耦接到所述第一预充电节点的第一电流端子，每一个具有耦接到所述预充电节点的第二电流端子，并且每一个具有接收多个数据输入的相应之一的控制端子。6.如权利要求1所述的快速动态寄存器，其中，所述数据块包括多个N沟道晶体管，每一个具有串行耦接在所述第一预充电节点和所述放电节点之间的一对电流端子，并且每一个具有接收多个数据输入的相应之一的控制端子。7.如权利要求1所述的快速动态寄存器，其中，所述预充电电路包括: 第一 P沟道晶体管，具有耦接到上供应电压节点的第一电流端子，具有耦接到所述第一预充电节点的第二电流端子，并且具有耦接到所述时钟节点的控制端子； 第一 N沟道晶体管，具有耦接到所述放电节点的第一电流端子，具有耦接到下供应电压节点的第二电流端子，并且具有耦接到所述时钟节点的控制端子；以及 保持器电路，耦接在所述上供应电压节点和下供应电压节点之间，并且进一步耦接到所述第一预充电节点和所述时钟节点，其中，当所述时钟节点处于所述第二时钟状态时，所述保持器电路操作以维持所述第一预充电节点的状态。8.如权利要求1所述的快速动态寄存器，其中，所述预充电电路包括: 第一 P沟道晶体管，具有耦接到上供应电压节点的第一电流端子，具有耦接到所述第二预充电节点的第二电流端子，并且具有耦接到所述时钟节点的控制端子； 第一 N沟道晶体管，具有耦接到所述第二预充电节点的第一电流端子，具有第二电流端子，并且具有耦接到所述第一预充电节点的控制端子； 反相器，具有耦接到所述时钟节点的输入端和耦接到所述第一 N沟道晶体管的所述第二电流端子的输出端；以及· 保持器电路，耦接在所述供应电压节点和下供应电压节点之间，并且进一步耦接到所述第一和第二预充电节点和所述时钟节点，其中，在所述时钟节点转换到所述第二时钟状态后，所述保持器电路操作以转换所述第二预充电节点的状态到所述第一预充电节点的相反状态。9.如权利要求1所述的快速动态寄存器，其中，所述输出逻辑门包括逻辑AND类型逻辑门。10.如权利要求1所述的快速动态寄存器电路，进一步包括: 扫描使能块，耦接在所述第一预充电节点和所述放电节点之间，其中，所述扫描使能块接收扫描使能输入，并且当设置所述扫描使能输入且当所述时钟节点从所述第一时钟状态转换到所述第二时钟状态时，将所述第一预充电节点拉到所述放电节点； 选择电路，插入在所述第二预充电节点和所述透明锁存器的所述输入端之间，其中，所述选择电路具有耦接到所述第二预充电节点的第一输入端，具有耦接到扫描数据节点的第二输入端，并且具有耦接到所述透明锁存器的所述锁存器输入的输出端；以及 第二透明锁存器，具有接收扫描数据输入的输入端和耦接到所述扫描数据节点的输出端，其中，当所述时钟节点处于所述第一时钟状态并且当设置所述扫描使能输入时，所述第二透明锁存器对于传递所述扫描数据输入到所述扫描数据节点是透明的，其中，当取消设置所述扫描使能输入并且当所述时钟节点处于所述第一时钟状态时，所述第二透明锁存器强迫所述扫描数据节点为高电位，并且其中，当所述时钟节点处于所述第二时钟状态时，所述第二透明锁存器保持所述扫描数据节点的最后状态。11.一种集成电路，包括: 组合逻辑，提供至少一个数据输入；时钟节点；以及 快速动态寄存器，包括: 数据块，耦接在第一预充电节点和放电节点之间，其中，所述数据块接收所述至少一个数据输入，并且当所述时钟节点从第一时钟状态转换到第二时钟状态时，通过将所述第一预充电节点拉到所述放电节点来进行评估； 预充电电路，当所述时钟节点处于所述第一时钟状态时，将第二预充电节点和所述第一预充电节点两者预充电为高电位，当所述本文档来自技高网...

【技术保护点】
一种快速动态寄存器，包括：数据块，被耦接在第一预充电节点和放电节点之间，其中，当时钟节点从第一时钟状态转换到第二时钟状态时，所述接收至少一个数据输入并且通过将所述第一预充电节点拉到所述放电节点以进行评估；预充电电路，当所述时钟节点处于所述第一时钟状态时，将第二预充电节点和所述第一预充电节点两者都预充电到高电位，当所述时钟节点转换到所述第二时钟状态时，释放所述第一预充电节点并且将所述放电节点拉到低电位，以及当所述第一预充电节点在所述时钟节点转换到所述第二时钟状态之后保持高电位时，将所述第二预充电节点放电到低电位；透明锁存器，具有耦接到所述第二预充电节点的锁存器输入端和被耦接到存储节点的输出端，其中，当所述时钟节点处于所述第二时钟状态时，所述透明锁存器对于将所述第二预充电节点的状态传递到所述存储节点是透明的，并且其中当所述时钟节点处于所述第一时钟状态时，所述透明锁存器锁存所述存储节点；以及输出逻辑门，基于所述第二预充电节点和所述存储节点的状态驱动输出节点到一状态。

【技术特征摘要】
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【专利技术属性】
技术研发人员：伊慕兰·库瑞希，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：台湾;71