差动输出电路及半导体器件制造技术

本发明专利技术公开了一种差动输出电路及半导体器件。一种可使用较低耐压的晶体管来实现高可靠性的电路。该电路包括：由分别接收互为反相的输入信号(IN、INB)的第1及第2晶体管(MN1、MN2)构成的差动对；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管(MN3、MN4)；与第3及第4晶体管各自的漏极连接的第1及第2输出端子(OUTB、OUT)；以及将第1及第2输出端子各自电位的中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路(10)。

【技术实现步骤摘要】
差动输出电路及半导体器件
本专利技术涉及一种差动输出电路及半导体器件，如涉及一种向差动输出电路及半导体器件中的晶体管供给偏压的技术。
技术介绍
在构成电子设备的LSI内部电路之间、LSI之间、印刷基板之间以及装置之间等进行数据传送时，对于实现高速化的要求越来越高。为了对应这些要求，在进行数据传送时输出差动信号的输出电路中，使用了低电压晶体管以实现高速化及低功耗化的要求。但是，低电压晶体管虽可高速运行，但是对于施加在元件上的过电压的耐久性不高。因此，如在专利文献1中公开了如下的技术：即，输出电路具有：由分别接收第1输入电压和第2输入电压的第1晶体管和第2晶体管构成的差动对；与所述第1晶体管级联的第1级联晶体管；与所述第2晶体管级联的第2级联晶体管；与接地线连接的第1电阻成分；以及与电源线连接的第2电阻成分；其中，所述第1级联晶体管的栅极和所述第2级联晶体管的栅极彼此连接，且向每个所述栅极供给由所述第1电阻成分和第2电阻成分的电阻分压决定的电位的偏压，所述第1晶体管经由所述第1级联晶体管输出第1输出信号，所述第2晶体管经由所述第2级联晶体管输出第2输出信号。通过采用上述电路，便可在使用了低电压晶体管的数据输出电路中，即使在电路运行时向该电路施加了过电压，也可防止低电压晶体管的元件遭到破坏。专利文献2中也公开了与专利文献1相同的驱动电路。专利文献3中公开了经由一对差动信号线输出差动信号的差动发射器。即，差动发射器具有：一端共通连接的第1、第2晶体管；将经由所述差动信号线连接的接收侧的终端电阻作为负载而运行的输入差动对；向所述输入差动对供给定电流的尾电流源；以及设在所述输入差动对和所述差动信号线之间的用于调节所述第1、第2晶体管的负载电阻的阻抗调节部。专利文献1日本特许第3764158号公报专利文献2日本特开2010-283499号公报专利文献3日本特开2009-171403号公报
技术实现思路
以下对相关技术进行分析。根据专利文献1及2，可将电源电压进行分压后的偏压供给至第1及第2级联晶体管的栅极。但是，例如，在将HDMI(HighDefinitionMultimediaInterface，高清晰多媒体接口)的差动信号进行输出的输出电路中，输出电路被用作漏极开路的CML(CurrentModeLogic，电流型逻辑)电路。此时，由于不存在专利文献1、2中所述的电源，所以难于将电源电压进行分压后的偏压供给至第1及第2级联晶体管的栅极。另一方面，虽然专利文献3中公开了漏极开路的CML电路，但是并没有公开如何向晶体管供给适当的偏压的技术。因此，根据以往技术，无法向晶体管供给适当的偏压，也难于使用低耐压的晶体管来实现高可靠性的电路。本专利技术的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。根据本专利说明书一实施方式，差动输出电路具有：由接收互为反相的输入信号的第1及第2晶体管构成的差动对；分别与第1及第2晶体管级联，且与第1及第2晶体管为同一导电型的第3及第4晶体管；分别与第3及第4晶体管各自的漏极连接的第1及第2输出端子；以及将第1及第2输出端子各自电位的中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路。根据本专利说明书另一实施方式，半导体器件具有：分别接收互为反相的输入信号的第1及第2晶体管；共同连接于第1及第2晶体管的源极的电流源；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管；连接于第3及第4晶体管各自的漏极的第1及第2输出端子；配置在形成第1晶体管至第4晶体管的扩散区域的下部、供给第1及第2输出端子各自电位的中间电位且与第1晶体管至第4晶体管为同一导电型的隔离用阱。根据本专利说明书的其他实施方式，差动输出电路具有：2个输出端子；驱动2个输出端子的漏极开路的CML电路；由多个级联晶体管构成的接收检测电路，其中，所述多个级联晶体管的一端接收2个输出端子各自电位的中间电位；将2个输出端子各自电位的中间电位进行分压并输出的分压电路；其中，多个级联晶体管中，接地侧的晶体管在将用于控制是否进行接收检测的检测允许信号接收到栅极的同时从源极输出接收检测信号，其他晶体管将分压电路的输出电压接收到栅极。根据其他实施方式，差动输出电路具有：2个输出端子；驱动2个输出端子的漏极开路的CML电路；由分别连接于2个输出端子和接地之间的多个级联晶体管构成的2个静电保护电路；将2个输出端子各自电位的中间电位进行分压并输出的分压电路；其中，多个级联晶体管中，接地侧的晶体管将栅极接地，其他晶体管将分压电路的输出电压进行分压后的电位接收到栅极。而且，根据其他实施方式，差动输出电路具有：2个输出端子；驱动2个输出端子的漏极开路的CML电路；连接于2个输出端子之间，且由终端电阻及开关元件的串联电路构成的终端电路；将2个输出端子各自电位的中间电位作为电源的多个级联晶体管；以及进行如下控制的控制电路：即多个级联晶体管中，接地侧的晶体管将控制开关元件的导通和截止的控制信号接收到栅极，其他晶体管将2个输出端子各自电位的中间电位进行分压后的电位接收到栅极，其他晶体管中，根据离接地侧最远的晶体管的漏极电压来控制开关元件的导通和截止。另外，根据其他实施方式，还具有：由分别接收互为反相的输入信号的第1及第2晶体管构成的差动对；分别与第1及第2晶体管级联，且与第1及第2晶体管为同一导电型的第3及第4晶体管；构成差动对中的电流源且与第1及第2晶体管为同一导电型的第5晶体管；连接于第3及第4晶体管各自的漏极的第1及第2输出端子；以及连接于第1至第5晶体管各自的栅极和漏极间并使其导通的第1导通元件至第5导通元件；分别将2个输入信号接收到第1及第2晶体管各自的栅极的2个缓冲电路；以及将第1电源电压进行降压并作为第2电源电压供给至2个缓冲电路的电源供给电路；其中，第1导通元件至第5导通元件至少在无第1电源电压供给时处于导通状态。根据本专利说明书一实施方式，通过向晶体管供给适当的偏压，便可使用较低耐压的晶体管而获得高可靠性的电路。附图说明图1所示的是第1实施方式中相关的差动输出电路的电路图。图2所示的是第1实施方式中相关的半导体器件的结构的剖面图。图3所示的是第1实施方式中相关的差动输出电路的变形例1的电路图。图4所示的是变形例1相关的半导体器件的结构的剖面图。图5所示的是第1实施方式中相关的差动输出电路的变形例2的电路图。图6所示的是第1实施方式中相关的差动输出电路的变形例3的电路图。图7所示的是第1实施方式中相关的差动输出电路的变形例4的电路图。图8所示的是转换电路的电路例及动作的示意图。图9所示的是第1实施方式中相关的差动输出电路的变形例5的电路图。图10所示的是第1实施方式中相关的差动输出电路的变形例6的电路图。图11所示的是第2实施方式中相关的差动输出电路的电路图。图12所示的是第3实施方式中相关的差动输出电路的电路图。图13所示的是静电保护电路的电路图例。图14所示的是差动输出电路所使用的传送系统的结构图。图15所示的是第4实施方式中相关的差动终端电路的电路图。图16所示的是第4实施方式中相关的差动终端电路的具体例的电路图。图17所示的是NMOS晶体管MN61各部的电位变化的图。图18所示的是第4实施本文档来自技高网...

【技术保护点】
一种差动输出电路，其特征在于，具有：差动对，所述差动对包括分别接收互为反相的输入信号的第1晶体管及第2晶体管；第3晶体管及第4晶体管，所述第3晶体管及第4晶体管分别与所述第1晶体管及第2晶体管级联连接，且与所述第1晶体管及第2晶体管导电型相同；第1输出端子及第2输出端子，所述第1输出端子及第2输出端子分别与所述第3晶体管及第4晶体管的漏极连接；分压电路，所述分压电路将所述第1输出端子及第2输出端子各自电位的中间电位进行分压后供给至所述第3晶体管及第4晶体管的栅极。

【技术特征摘要】
2012.09.04 JP 2012-1942611.一种差动输出电路，其特征在于，具有：差动对，所述差动对包括分别接收互为反相的输入信号的第1晶体管及第2晶体管；第3晶体管及第4晶体管，所述第3晶体管及第4晶体管分别与所述第1晶体管及第2晶体管级联连接，且与所述第1晶体管及第2晶体管导电型相同；第1输出端子及第2输出端子，所述第1输出端子及第2输出端子分别与所述第3晶体管及第4晶体管的漏极连接；分压电路，所述分压电路将所述第1输出端子及第2输出端子各自电位的中间电位进行分压后供给至所述第3晶体管及第4晶体管的栅极，2个缓冲电路，所述2个缓冲电路分别将2个所述输入信号供给至所述第1晶体管及第2晶体管各自的栅极；电源供给电路，所述电源供给电路将第1电源电压降压后作为第2电源电压供给至所述2个缓冲电路。2.如权利要求1所述的差动输出电路，其特征在于，所述分压电路构成为，在所述第1输出端子及第2输出端子的任一方的电位处于规定范围内时改变分压比。3.如权利要求1所述的差动输出电路，其特征在于，所述分压电路构成为，在所述第2电源电压处于规定范围内时改变分压比。4.如权利要求1所述的差动输出电路，其特征在于，构成所述差动对的电流源在所述第1电源电压处于规定范围内时被激活。5.如权利要求4所述的差动输出电路，其特征在于，所述电流源在所述电源供给电路未输出所述第2电源电压时不被激活。6.如权利要求1所述的差动输出电路，其特征在于，所述2个缓冲电路分别与所述第1晶体管及第2晶体管各自的栅极AC耦合，由此，向所述第1晶体管及第2晶体管各自的栅极供给偏移了所述第2电源电压量的输入信号。7.如权利要求4所述的差动输出电路，其特征在于，所述电流源在所述电源供给电路未输出所述第2电源电压时不被激活。8.如权利要求1所述的差动输出电路，其特征在于，所述2个缓冲电路分别与所述第1晶体管及第2晶体管各自的栅极AC耦合，由此，向所述第1晶体管及第2晶体管各自的栅极供给偏移了所述第2电源电压量的输入信号。9.一种差动输出电路，其特征在于，具有：差动对，所述差动对包括分别接收互为反相的输入信号的第1晶体管及第2晶体管；第3晶体管及第4晶体管，所述第3晶体管及第4晶体管分别与所述第1晶体管及第2晶体管级...

【专利技术属性】
技术研发人员：三石昌史，光明雅泰，砂入崇二，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：