一种适用于大数的快速模平方运算电路制造技术

本发明专利技术公开了一种适用于大数的快速模平方运算电路，该电路结构包括：掐头去尾移位补值电路，两个二输入与门阵列，一级进位保存加法器（CSA）结构，一级全加器（FA）单元，以及一系列扫描寄存器。本发明专利技术将平方运算按多项式乘法展开，原先的m个部分积求和压缩成m/2个部分积求和，且从高位向低位累加，因此平方运算时间减少为原来的一半。

【技术实现步骤摘要】
一种适用于大数的快速模平方运算电路
本专利技术涉及集成电路设计领域，具体涉及一种适用于大数的快速模平方运算电路。
技术介绍
目前，对于大数平方的研究通常采用的方案是蒙哥马利算法，该算法在平方的运算过程所耗费的时间和输入数据的长度成正比。有鉴于此，有必要研究一种新的平方算法，通过对运算过程的部分积的优化，减少部分积的次数，从而减少整个平方的运行时间，解决上述问题。
技术实现思路
本专利技术的目的在于提供一种能够有效减少模平方运算时间的适用于大数的快速模平方运算电路。为了达到上述目的，本专利技术所采用的技术方案是：包括向左移位电路、m位二选一数据选择器阵列、m位二输入与门阵列、m位部分积产生电路、全加器FA阵列、m+3位扫描寄存器、约简电路以及带有一个m/2位的johnson循环移位计数器的掐头去尾移位补值电路；掐头去尾移位补值电路的输入为m位的平方运算输入项A，输出为掐头去尾移位补值电路中m位寄存器的输出Q，同时输出掐头去尾移位补值电路中m/2位johnson循环移位计数器中寄存器的输出Qc；向左移位电路的输入为平方输入项A的低m/2位；m位部分积产生电路的输入端与m位二输入与门阵列的输出端相连，m位部分积产生电路的输出端与全加器FA阵列的输入端相连，全加器FA阵列通过m+3位扫描寄存器与简约电路相连；其中，160≤m≤15360。所述的向左移位电路，每一个时钟上升沿到来时，向左移位电路中寄存器的值左移一位，并把低位补零，同时将最高位寄存器的输出端引出，定义为AL。所述的m位二选一数据选择器阵列包括m位二选一数据选择器，其中m位的二选一数据选择器的控制信号由掐头去尾移位补值电路中的Johnson循环移位计数器输出Qc产生；其中，第一位二选一数据选择器和第二位二选一数据选择器的控制信号为Qc的第二位数值，第三位二选一数据选择器和第四位二选一数据选择器的控制信号为Qc的第三位数值，以此类推，第m-3位二选一数据选择器和第m-2位二选一数据选择器的制信号为Qc的第m/2位数值，第m-1位二选一数据选择器和第m位二选一数据选择器的制信号置为1；m位二选一数据选择器的“0”端接向左移位电路的输出AL，“1”端接掐头去尾移位补值电路的输出Q的最高位。所述的m位二输入与门的输入端中的一个端口与m位二选一数据选择器阵列的m位对应相连，另一个输入端按如下方式连接：第一位与门连接掐头去尾移位补值电路的输出Q的最低位，第二位与门连接Q的第二位，以此类推，第m-1位与门连接Q的次高位的反码，第m位与门连接Q的次高位；m位与门阵列的输出为最终的m位部分积输出。所述的m位部分积产生电路，在部分积产生后，送入m个全加器FA中作为输入，其中，最低位的全加器的进位输入连接一个二选一数据选择器的输出，二选一数据选择器的“0”端连接掐头去尾移位补值电路的m位输出Q的最低位Q[0]，“1”端输入零，二选一数据选择器的控制信号为掐头去尾移位补值电路中Johnson循环移位计数器的输出Qc的第二位Qc[1]；其余全加器的进位输入均为来自低位的进位输出。所述的m位全加器FA的和位输出送入扫描寄存器的输入端“0”端；最低位扫描寄存器的“1”端连接一个二选一数据选择器的输出端，二选一数据选择器的输入“0”端连接平方运算输入项A的最低位A[0]，“1”端输入零，二选一数据选择器的控制信号为Sel，该信号由掐头去尾移位补值电路中Johnson计数器的输出端Qc的最低位和最高位相异或产生；第二位扫描寄存器的“1”端输入零，第三位扫描寄存器的“1”端输入第一位全加器FA的和位，第四位扫描寄存器的“1”端输入第二位全加器FA的和位，以此类推，第m+2位扫描寄存器的“1”端输入第m位全加器FA的和位，第m+3位扫描寄存器的“1”端输入第m位全加器FA的进位输出。所述的m+3位扫描寄存器的输出端送入约简电路进行约简。与现有技术相比，本专利技术具有以下有益效果：本专利技术部分积产生电路将m个部分积压缩为m/2个，最终平方运算采用从高位到低位运算，第一个部分积产生后向左移两位，送入约简电路约简后与第二个部分积相加，完成一次累加，以此类推，直到第m/2个部分积产生，完成m/2次累加，最终完成模平方运算。进一步的，本专利技术将平方运算按多项式乘法展开，原先的m个部分积求和压缩成m/2个部分积求和，且从高位向低位累加，因此平方运算时间减少为原来的一半。附图说明图1为本专利技术的电路结构示意图；图2为本发部分积累加及约简的电路结构示意图。具体实施方式下面结合附图和实施例对本专利技术作进一步详细的说明：参见图1和图2，本专利技术包括向左移位电路、m位二选一数据选择器阵列、m位二输入与门阵列、m位部分积产生电路、全加器FA阵列、m+3位扫描寄存器、约简电路以及带有一个m/2位的johnson循环移位计数器的掐头去尾移位补值电路；掐头去尾移位补值电路的输入为m位的平方运算输入项A，输出为掐头去尾移位补值电路中m位寄存器的输出Q，同时输出掐头去尾移位补值电路中m/2位johnson循环移位计数器中寄存器的输出Qc；向左移位电路的输入为平方输入项A的低m/2位；向左移位电路，每一个时钟上升沿到来时，向左移位电路中寄存器的值左移一位，并把低位补零，同时将最高位寄存器的输出端引出，定义为AL。m位部分积产生电路的输入端与m位二输入与门阵列的输出端相连，m位二输入与门的输入端中的一个端口与m位二选一数据选择器阵列的m位对应相连，另一个输入端按如下方式连接：第一位与门连接掐头去尾移位补值电路的输出Q的最低位，第二位与门连接Q的第二位，以此类推，第m-1位与门连接Q的次高位的反码，第m位与门连接Q的次高位；m位与门阵列的输出为最终的m位部分积输出。m位部分积产生电路的输出端与全加器FA阵列的输入端相连，全加器FA阵列通过m+3位扫描寄存器与简约电路相连，m+3位扫描寄存器的输出端送入约简电路进行约简；其中，160≤m≤15360。m位二选一数据选择器阵列包括m位二选一数据选择器，其中m位的二选一数据选择器的控制信号由掐头去尾移位补值电路中的Johnson循环移位计数器输出Qc产生；其中，第一位二选一数据选择器和第二位二选一数据选择器的控制信号为Qc的第二位数值，第三位二选一数据选择器和第四位二选一数据选择器的控制信号为Qc的第三位数值，以此类推，第m-3位二选一数据选择器和第m-2位二选一数据选择器的制信号为Qc的第m/2位数值，第m-1位二选一数据选择器和第m位二选一数据选择器的制信号置为1；m位二选一数据选择器的“0”端接向左移位电路的输出AL，“1”端接掐头去尾移位补值电路的输出Q的最高位。m位部分积产生电路，在部分积产生后，送入m个全加器FA中作为输入，其中，最低位的全加器的进位输入连接一个二选一数据选择器的输出，二选一数据选择器的“0”端连接掐头去尾移位补值电路的m位输出Q的最低位Q[0]，“1”端输入零，二选一数据选择器的控制信号为掐头去尾移位补值电路中Johnson循环移位计数器的输出Qc的第二位Qc[1]；其余全加器的进位输入均为来自低位的进位输出。m位全加器FA的和位输出送入扫描寄存器的输入端“0”端；最低位扫描寄存器的“1”端连接一个二选一数据选择器的输出端，二选一数据选择器的输入“0”端连接平方运算输本文档来自技高网...

【技术保护点】
一种适用于大数的快速模平方运算电路，其特征在于：包括向左移位电路、m位二选一数据选择器阵列、m位二输入与门阵列、m位部分积产生电路、全加器FA阵列、m+3位扫描寄存器、约简电路以及带有一个m/2位的johnson计数器的掐头去尾移位补值电路；掐头去尾移位补值电路的输入为m位的平方运算输入项A，输出为掐头去尾移位补值电路中m位寄存器的输出Q，同时输出掐头去尾移位补值电路中m/2位johnson循环移位计数器中寄存器的输出Qc；向左移位电路的输入为平方输入项A的低m/2位；m位部分积产生电路的输入端与m位二输入与门阵列的输出端相连，m位部分积产生电路的输出端与全加器FA阵列的输入端相连，全加器FA阵列通过m+3位扫描寄存器与简约电路相连；其中，160≤m≤15360。

【技术特征摘要】
1.一种适用于大数的快速模平方运算电路，其特征在于：包括向左移位电路、m位二选一数据选择器阵列、m位二输入与门阵列、m位部分积产生电路、全加器FA阵列、m+3位扫描寄存器、约简电路以及带有一个m/2位的johnson循环移位计数器的掐头去尾移位补值电路；掐头去尾移位补值电路的输入为m位的平方运算输入项A，输出为掐头去尾移位补值电路中m位寄存器的输出Q，同时输出掐头去尾移位补值电路中m/2位johnson循环移位计数器中寄存器的输出Qc；向左移位电路的输入为平方输入项A的低m/2位；m位部分积产生电路的输入端与m位二输入与门阵列的输出端相连，m位部分积产生电路的输出端与全加器FA阵列的输入端相连，全加器FA阵列通过m+3位扫描寄存器与简约电路相连；其中，160≤m≤15360。2.根据权利要求1所述的适用于大数的快速模平方运算电路，其特征在于：所述的向左移位电路，每一个时钟上升沿到来时，向左移位电路中寄存器的值左移一位，并把低位补零，同时将最高位寄存器的输出端引出，定义为AL。3.根据权利要求1所述的适用于大数的快速模平方运算电路，其特征在于：所述的m位二选一数据选择器阵列包括m位二选一数据选择器，其中m位的二选一数据选择器的控制信号由掐头去尾移位补值电路中的Johnson循环移位计数器输出Qc产生；其中，第一位二选一数据选择器和第二位二选一数据选择器的控制信号为Qc的第二位数值，第三位二选一数据选择器和第四位二选一数据选择器的控制信号为Qc的第三位数值，以此类推，第m-3位二选一数据选择器和第m-2位二选一数据选择器的制信号为Qc的第m/2位数值，第m-1位二选一数据选择器和第m位二选一数据选择器的制信号置为1；m位二选一数据选择器的“0”端接向左移位电路的输出AL，“1”端接掐头去尾移位补值电路的输出Q的最高位。4.根据权利要求1所述的适用于大数的快...

【专利技术属性】
技术研发人员：雷绍充，魏晓彤，马璐钖，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：