平面型VDMOS晶体管及其制备方法技术

本发明专利技术提供一种平面型VDMOS晶体管及其制备方法，属于VDMOS晶体管器件领域。该平面型VDMOS晶体管包括衬底、在衬底上形成的外延层、在外延层中形成的体区和源区、在外延层上形成的栅介质层以及栅电极；其中，所述栅介质层所对应的部分所述外延层的上表面形成有一条或多条基本平行于该平面型VDMOS晶体管的沟道方向的凹槽，所述凹槽之上所对应的部分所述栅介质层相应地下凹以形成凹凸状栅介质层。本发明专利技术的平面型VDMOS晶体管具有导通电阻小、在开关应用时损耗小且无电磁干扰的特点。

【技术实现步骤摘要】
平面型VDMOS晶体管及其制备方法
本专利技术属于VDMOS（VerticalDouble-diffusedMetal-Oxide-Semiconductor，垂直双扩散金属-氧化物-半导体）晶体管器件领域，涉及带凹凸状栅介质层的平面型VDMOS晶体管及其制备方法。
技术介绍
DMOS（Double-diffusedMetal-Oxide-Semiconductor，双扩散金属-氧化物-半导体）晶体管是MOSFET的一种，其具有大功率、高击穿电压等特性，是常见的功率器件之一。通常地，根据DMOS中的漂移区相对于衬底表面的设置方位可以分为横向DMOS（LDMOS）和VDMOS晶体管；VDMOS晶体管中进一步包括沟槽型VDMOS晶体管和平面型VDMOS晶体管两种。图1所示为传统的平面型VDMOS晶体管的元胞立体结构示意图。如图1所示，平面型VDMOS晶体管10的栅极部分包括栅介质层（Gox）112和栅电极111，平面型VDMOS晶体管10的漏极部分包括漏电极131，漏电极131一般为金属背电极结构，其形成在N+半导体衬底132的背面；外延层133在衬底132上外延形成，其掺杂浓度低于衬底132的掺杂浓度，VDMOS晶体管10的漂移区形成在外延层133中；外延层133上构图掺杂形成P型的体区122，在体区122中构图掺杂形成N+掺杂的源区121，从源区121可以引出形成源电极（图1中未示出）。平面型VDMOS晶体管10的栅介质层112是在外延层133的上表面上形成，外延层133的上表面基本在同一平面上，栅介质层112也是基本在同一平面上（例如平行如图1所示的XY平面），因此，通常称之为“平面栅结构”的栅介质层。针对图1所示的平面型VDMOS晶体管10，本领域不断追求降低其导通电阻，以提高其器件性能（例如降低其在开关应用中的器件自身损耗）；例如，中国专利申请号为CN200710092960.5、名称为“低导通电阻功率VDMOS晶体管的制造方法”的专利中，通过降低漏极通道的导通电阻，来降低该VDMOS晶体管的导通电阻。并且，本领域技术人员也不断追求增加平面型VDMOS晶体管10的开关速度。但是，申请人发现，如果平面型VDMOS晶体管的自身损耗偏高且开关速度过快时，容易在开关电路中引发电磁干扰问题。
技术实现思路
本专利技术的目的之一在于，降低平面型VDMOS晶体管的导通电阻。本专利技术的又一目的在于，减小平面型VDMOS晶体管的开关速度过快时所引发的电磁干扰问题。为实现以上目的或者其他目的，本专利技术提供以下技术方案。按照本专利技术的一方面，提供一种平面型VDMOS晶体管，包括衬底、在衬底上形成的外延层、在外延层中形成的体区和源区、在外延层上形成的栅介质层以及栅电极；其中，所述栅介质层所对应的部分所述外延层的上表面形成有一条或多条基本平行于该平面型VDMOS晶体管的沟道方向的凹槽，所述凹槽之上所对应的部分所述栅介质层相应地下凹以形成凹凸状栅介质层。按照本专利技术一实施例的平面型VDMOS晶体管，其中，每个所述平面型VDMOS晶体管具有两个相互对称的体区和两个相互对称的源区，所述凹槽形成于该两个源区之间。较佳地，设置所述凹槽的长度，使所述VDMOS晶体管的两个相互对称的体区和两个相互对称的源区至少部分地外露。较佳地，多个所述凹槽之间基本相互平行地设置。较佳地，所述凹槽的深度小于所述源区的最大厚度。较佳地，所述凹槽的长度小于所述栅介质层在沟道方向上的长度。按照本专利技术又一实施例的平面型VDMOS晶体管，其中，所述栅电极为在所述凹凸状栅介质层上形成的凹凸状栅电极。进一步，所述凹凸状栅介质层通过对至少被所述凹槽外露的外延层部分构图氧化形成。在之前所述任一实施例的平面型VDMOS晶体管中，所述凹凸状栅介质层包括在所述凹槽之外对应的第一栅介质层部分、所述凹槽的侧面所对应的第二栅介质层部分和所述凹槽的底部所对应的第三栅介质层部分。进一步，优选地，所述第一栅介质层部分、第二栅介质层部分和第三栅介质层部分的栅介质层的厚度相同。按照本专利技术的又一方面，提供一种用于制备如以上所述及的任一种平面型VDMOS晶体管的方法，其包括步骤：提供在衬底上形成有外延层的结构，在所述外延层上构图形成一条或多条凹槽；以及在至少包含所述凹槽的外延层上构图形成凹凸状栅介质层；其中，所述凹槽基本平行于所述平面型VDMOS晶体管的沟道方向。本专利技术的技术效果是，该平面型VDMOS晶体管有效降低导通电阻，从而可以降低器件在开关应用时的损耗；而且同时，可以增加器件的栅源电容、源漏电容和米勒电容，能降低其在开关应用时的开关速度，从而能减小其在开关应用时因开关速度过快引发的电磁干扰，尤其是在自身损耗降低的情况下，电磁干扰的减小更明显。附图说明从结合附图的以下详细说明中，将会使本专利技术的上述和其他目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。图1是传统的平面型VDMOS晶体管的元胞立体结构示意图。图2是按照本专利技术一实施例的平面型VDMOS晶体管的元胞立体结构示意图。图3是图2所示实施例的平面型VDMOS晶体管的半胞立体结构示意图。图4是图2所示实施例的平面型VDMOS晶体管的B-B截面结构示意图。图5是图2所示实施例的平面型VDMOS晶体管的局部栅介质层的立体结构示意图。图6是图2所示实施例的平面型VDMOS晶体管的制备流程示意图。具体实施方式下面介绍的是本专利技术的多个可能实施例中的一些，旨在提供对本专利技术的基本了解，并不旨在确认本专利技术的关键或决定性的要素或限定所要保护的范围。容易理解，根据本专利技术的技术方案，在不变更本专利技术的实质精神下，本领域的一般技术人员可以提出可相互替换的其他实现方式。因此，以下具体实施方式以及附图仅是对本专利技术的技术方案的示例性说明，而不应当视为本专利技术的全部或者视为对本专利技术技术方案的限定或限制。在附图中，为了清楚起见，扩大了层和区域的厚度，并且，由于刻蚀等制造过程引起的圆润等形状特征未在附图中示意出。图2所示为按照本专利技术一实施例的平面型VDMOS晶体管的元胞立体结构示意图。在该图示实施例中，仅示意性地给出了一个元胞，其对应为多个平面型VDMOS晶体管20中的一个器件单元。平面型VDMOS晶体管20包括漏电极231，其一般为金属背电极结构，其形成在N+半导体衬底232的背面（半导体衬底232的厚度并不限于图示情形），N+半导体衬底232上可以外延地生成厚度为T的N-的外延层233。漏电极231、半导体衬底232、外延层233的结构和/或材料的选择不是限制性的，其可以选择任何类型的有利于降低导通电阻的结构和/或材料。在图2及其他附图中，为清楚示意VDMOS晶体管的各个部分之间的方位关系，Z方向定义为垂直于半导体衬底232的表面的方向，Y方向为平行于半导体衬底232的表面的且垂直于平面型VDMOS晶体管20的沟道方向的方向，X方向为平行于半导体衬底232的表面的且平行于平面型VDMOS晶体管20的沟道方向的方向。图3所示为图2实施例的平面型VDMOS晶体管的半胞立体结构示意图；图4所示为图2实施例的平面型VDMOS晶体管的B-B截面结构示意图。其中，图3所示的半胞结构是在图2的A-A处截断后形成。以下结合图2至图4所示继续说明本实施例的平面型VDMOS晶体管2本文档来自技高网...

【技术保护点】
一种平面型VDMOS晶体管，包括衬底、在衬底上形成的外延层、在外延层中形成的体区和源区、在外延层上形成的栅介质层以及栅电极，其特征在于，所述栅介质层所对应的部分所述外延层的上表面形成有一条或多条基本平行于该平面型VDMOS晶体管的沟道方向的凹槽，所述凹槽之上所对应的部分所述栅介质层相应地下凹以形成凹凸状栅介质层。

【技术特征摘要】
1.一种平面型VDMOS晶体管，包括衬底、在衬底上形成的外延层、在外延层中形成的体区和源区、在外延层上形成的栅介质层以及栅电极，其特征在于，所述栅介质层所对应的部分所述外延层的上表面形成有一条或多条基本平行于该平面型VDMOS晶体管的沟道方向的凹槽，所述凹槽之上所对应的部分所述栅介质层相应地下凹以形成凹凸状栅介质层；其中，每个所述平面型VDMOS晶体管具有两个相互对称的体区和两个相互对称的源区，所述凹槽形成于该两个源区之间；设置所述凹槽的长度，使所述VDMOS晶体管的两个相互对称的体区和两个相互对称的源区相对所述凹槽至少部分地外露，从而，所述凹凸状栅介质层直接部分地覆盖在相对外露部分的所述体区和所述源区之上。2.如权利要求1所述的平面型VDMOS晶体管，其特征在于，多个所述凹槽之间基本相互平行地设置。3.如权利要求1所述的平面型VDMOS晶体管，其特征在于，所述凹槽的深度小于所述源区的最大厚度。4.如权利要求1所述的平面型VDMOS晶体管，其特征在于，所述凹槽的长度小...

【专利技术属性】
技术研发人员：唐红祥，张新，彭强，
申请(专利权)人：无锡华润华晶微电子有限公司，
类型：发明
国别省市：