一种PMOS源漏的形成方法技术

本发明专利技术涉及一种PMOS源漏的形成方法，包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGeB层，其特征在于，在外延生长SiGe的同时原位掺杂B，以在所述凹槽中外延生长所述SiGeB层，具体包括以下步骤：1）通入B2H6气体，控制气流量由B1增加到B2，时间为T1；2）将B2H6气体流量由B2增加到B3，时间为T2；3）调节通入B2H6气体的流量由B3降到0，时间为T3，其中所述T2>T3；所述SiGeB层即为PMOS中B掺杂的源漏。本发明专利技术所述方法可以跳过单独的离子注入过程，从而使沟道区域的应力得以保持使制备得到的器件具有更好的性能。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及一种PMOS源漏的形成方法，包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGeB层，其特征在于，在外延生长SiGe的同时原位掺杂B，以在所述凹槽中外延生长所述SiGeB层，具体包括以下步骤：1）通入B2H6气体，控制气流量由B1增加到B2，时间为T1；2）将B2H6气体流量由B2增加到B3，时间为T2；3）调节通入B2H6气体的流量由B3降到0，时间为T3，其中所述T2>T3；所述SiGeB层即为PMOS中B掺杂的源漏。本专利技术所述方法可以跳过单独的离子注入过程，从而使沟道区域的应力得以保持使制备得到的器件具有更好的性能。【专利说明】一种PMOS源漏的形成方法
本专利技术涉及半导体领域，具体地，本专利技术涉及一种PMOS源漏的形成方法。
技术介绍
随着半导体技术的不断发展，半导体器件的制备趋于微型化，目前已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。目前制备PMOS的方法往往包括以下常规步骤:首先是提供半导体衬底，然后在所述半导体衬底上形成双阱、浅沟槽隔离以及多晶硅栅极结构，随着栅的宽度不断减小，栅结构下的沟道长度也不断的减小，为了有效的防止短沟道效应，在集成电路制造工艺中引入了轻掺杂漏工艺(LDD)，然后进行源漏注入，在源漏注入前为了防止大剂量的源漏注入过于接近沟道从而导致沟道过短甚至源漏连通，在PMOS的LDD注入之后要在多晶硅栅的两侧形成侧墙，在源漏注入后还可以进一步包括退火等步骤。为了获得更好的性能在制备PMOS过程中，通常在PMOS的源漏区进行外延SiGe以对衬底的沟道处施加压应力，然后外延SiGe后进行离子注入以获得较高的掺杂浓度，在该过程中通常选用高能量、低剂量的B(BOTon)在对其源漏进行掺杂，以形成掺杂拖尾(dopingtail)轮廓，来降低交界处的漏电，但是在PMOS的SiGe的源漏进行离子注入后通常会导致器件在退火后产生应变弛豫，而应变弛豫将直接导致器件性能的降低。因此，为了降低离子注入时造成的源漏弛豫，尽可能的跳过源漏注入步骤，但是所述交界处图案的控制成为挑战，需要对目前PMOS中源漏注入方法进行改进，以解决现有技术中存在的各种问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决上述问题，本专利技术提供了一种PMOS源漏的形成方法，包括:提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGeB层，其特征在于，在外延生长SiGe的同时原位掺杂B，以在所述凹槽中外延生长所述SiGeB层，具体包括以下步骤:1)通入B2H6气体，控制气流量由BI增加到B2，时间为Tl ；2)将B2H6气体流量由B2增加到B3,时间为T2 ；3)调节通入B2H6气体的流量由B3降到0，时间为T3，其中所述Τ2＞t3 ；所述SiGeB层即为PMOS中B掺杂的源漏。作为优选，所述T1=T2+T3。作为优选，所述方法还包括在形成所述源漏后执行一退火步骤。作为优选，所述外延生长SiGe的温度为450_700°C。作为优选，所述外延生长SiGe中Ge的含量为15_55%。作为优选，所述外延生长SiGeB中B的峰值浓度为5E+19~1E+21原子/cm3。作为优选，所述步骤I)中所形成的外延层的厚度为10_30nm。作为优选，在所述步骤I)中沉积的外延层中B的浓度为1E+18-1飞E+19原子/cm3。作为优选，所述步骤2)中所形成的外延层的厚度为30_100nm。作为优选，在所述步骤2)中沉积的外延层中B的浓度为I~5Ε+19-1Ε+20-1Ε+21原子 / cm3。作为优选，所述步骤3)中所形成的外延层的厚度为5-10nm。作为优选，在所述步骤3)中沉积的外延层中B的浓度为1Ε+20-1Ε+21原子/cm3-0原子/cm3ο作为优选，所述方法不执行用于形成源漏的离子注入步骤。本专利技术提供了一种通过多个步骤对PMOS的源漏区进行自由原位掺杂的方法，所述方法通过将B掺杂分为3个步骤，在外延生长SiGe时通入B2H6气体，外延的同时实现B的掺杂，实现了更加自由的原位源漏掺杂，并延长起始气体浓度较小时的通气时间，可以使B掺杂后获得更为平坦的掺杂拖尾(doping tail)轮廓,还可以通过控制后面两个步骤中的时间T2和T3,来控制外延层中B掺杂(doping tail)轮廓,进而降低结漏电(junctionleakage)，通过上述方法可以跳过单独的离子注入过程，从而使沟道区域的应力得以保持使制备得到的器件具有更好的性能。【专利附图】【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中，图1为本专利技术中所述方法中时间与气体流量关系示意图；图2为本专利技术所制备得到的外延层过程以及B掺杂分布示意图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的描述，以说明本专利技术PMOS源漏的形成方法。显然，本专利技术的施行并不限于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。首先提供半导体衬底，所述半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI )、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本专利技术中优选绝缘体上硅(S0I)，所述绝缘体上硅(SOI)从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。在所述半导体衬底中形成隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述半导体衬底中还形成有各种阱(well)结本文档来自技高网...

【技术保护点】
一种PMOS源漏的形成方法，包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGeB层，其特征在于，在外延生长SiGe的同时原位掺杂B，以在所述凹槽中外延生长所述SiGeB层，具体包括以下步骤：1）通入B2H6气体，控制气流量由B1增加到B2，时间为T1；2）将B2H6气体流量由B2增加到B3，时间为T2；3）调节通入B2H6气体的流量由B3降到0，时间为T3，其中所述T2>T3；所述SiGeB层即为PMOS中B掺杂的源漏。

【技术特征摘要】

【专利技术属性】
技术研发人员：金兰，涂火金，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31