用于异步逐步逼近模数转换器的多相时钟产生电路制造技术

本发明专利技术提出一种用于异步逐步逼近模数转换器的多相时钟产生电路，包括：比较器、与非门和非门，其中，比较器的第一、第二输出端分别与与非门的第一、第二输入端相连，用于对输入的电压信号进行比较，并将比较结果输入与非门；与非门通过其第三输入端接收门控信号，并根据门控信号和比较器输出结果生成输出信号；非门的输入端同与非门的输出端相连，用于根据输出信号生成多相时钟信号。本发明专利技术的实施例基于门控环形振荡器的原理，排除了与异步逐步逼近逻辑之间的高速逐位交互操作，使得用于异步转换的环路更加简单，进而减少逐步逼近模数转换器异步转换的时间和提高转换速度。本发明专利技术还提供了一种用于异步逐步逼近模数转换器的控制逻辑电路。

【技术实现步骤摘要】
用于异步逐步逼近模数转换器的多相时钟产生电路
本专利技术涉及微电子
，特别涉及一种用于异步逐步逼近模数转换器的多相时钟产生电路及具有其的用于异步逐步逼近模数转换器的控制逻辑电路。
技术介绍
模数转换器（ADC）可实现将模拟信号转换为数字信号的功能，目前常有的结构有快闪型ADC，流水线型ADC，过采样型ADC，逐步逼近型ADC等。逐步逼近型ADC（即SARADC）作为其中一种类型的ADC，由于其在速度、精度及功耗等方面具有较好的折中而被广泛研究与应用。与相同分辨率的同步SARADC相比，异步SARADC不仅可以实现更高速率的转换速度，而且可以避免使用频率比采样率更高的时钟，降低因高速时钟导致的功耗，因此异步SARADC具有更加广阔的应用空间。例如，对于一个10-bit100MS/s的SARADC，若采用同步SARADC实现，则需要至少1GHz的同步时钟产生电路；而若采用异步SARADC实现，则只需要一个频率与采样频率等同的时钟即可，即100MHz。异步SARADC采用同步采样，异步转换完成逐步逼近的功能实现将模拟信号转换为数字信号，对于一个N-bit的异步SARADC，需要N+1次操作完成一个转换周期，其中第一次实现同步采样功能，剩余的N次实现异步转换功能。由于用于N次异步转换的时间与用于第一次同步采样的时间基本相等，都必须在半个输入时钟周期内完成，因此需要一个多相时钟产生电路来产生多相时钟，来控制实现N次异步转换。多相时钟主要通过级联延迟单元实现，具体实现电路有环形振荡器、延迟锁相环等。环形振荡器通过将几个延迟单元首尾相连构成一个环形，再由该环振荡产生多相时钟。延迟锁相环通过锁相环技术对延迟单元电路实现电压控制延迟线从而提供精确的多相时钟。然而，在异步SARADC中，传统的多相时钟产生方法是通过多个单次负脉冲产生器（SNPG）产生多个负脉冲，然后由一个时钟合成器将这些负脉冲合成为一个多相时钟，如图1a至图1c所示，图1a为单次负脉冲产生器的电路图，图1b为其时序图，图1c示出了传统的基于单次负脉冲产生器的多相时钟产生电路。多相时钟是由多个延迟不同的单次负脉冲产生器，最后通过一个时钟合成器（AND）产生的；对于每个时钟相的产生，需要从异步SAR逻辑到多相时钟产生电路的高速逐位交互操作。图2为传统的多相时钟产生电路用于触发异步SAR控制逻辑的电路图。如图2所示，对于单比特转换，环路所需的时间及用于模拟信号建立的时间分别为：tloop_con=tcomp+txor+tand2+tdff+tnpg+tandn，（1）tdac_con=tnpg+tandn-tandn-tor。（2）其中，tcomp表示比较器的延迟时间，txor表示异或门的延迟时间，tand2表示二输入与门的延迟时间，tdff表示触发器的延迟时间，tnpg表示负脉冲产生器的延迟时间，tandn表示n输入与门的延迟时间。单比特转换期间，所需的冗余时间（即环路时间减去模拟信号建立的时间）为：td_con=tcomp+txor+tand2+2tdff+tor。（3）因此，由该方式产生的多相时钟去触发异步SAR逻辑，使得每一步转换的控制环路较为复杂，环路延时及冗余的时间较多，也使得用于模拟信号建立的时间较少。
技术实现思路
本专利技术旨在至少解决上述技术问题之一。为此，本专利技术的一个目的在于提出一种用于异步逐步逼近模数转换器的多相时钟产生电路，该电路基于门控环形振荡器的原理，排除了与异步逐步逼近逻辑之间的高速逐位交互操作，独立地产生高速多相时钟，使得用于异步转换的环路更加简单，进而减少逐步逼近模数转换器异步转换的时间和提高转换速度。本专利技术的另一个目的在于提供一种用于异步逐步逼近模数转换器的控制逻辑电路。为了实现上述目的，本专利技术第一方面的实施例提供了一种用于异步逐步逼近模数转换器的多相时钟产生电路，包括：比较器、与非门和非门，其中，所述比较器的第一输出端和第二输出端分别与所述与非门的第一输入端和第二输入端相连，所述比较器用于对输入的电压信号进行比较，并将比较结果输入所述与非门；所述与非门通过其第三输入端接收门控信号，并在所述门控信号控制下，所述与非门用于根据所述比较结果生成输出信号；所述非门的输入端与所述与非门的输出端相连，用于根据所述输出信号生成多相时钟信号。根据本专利技术实施例的用于异步逐步逼近模数转换器的多相时钟产生电路，通过比较器、与非门和非门构成门控环形振荡器，并基于门控环形振荡器的原理，排除了与异步逐步逼近逻辑之间的高速逐位交互操作，独立地产生高速多相时钟，使得用于异步转换的环路更加简单，从而简化了异步逐步逼近模数转换器控制逻辑的设计，另外，该电路还可减少逐步逼近模数转换器异步转换的时间和提高转换速度，从而满足用户的需求。另外，根据本专利技术上述实施例的用于异步逐步逼近模数转换器的多相时钟产生电路还可以具有如下附加的技术特征：在一些示例中，在所述门控信号的控制下，所述比较器和所述与非门可用串联的第一反相器和第二反相器替代。在一些示例中，所述多相时钟信号的每个相位的翻转由所述比较器的比较结果触发。在一些示例中，还包括：所述与非门还用于根据输入的所述门控信号调节所述多相时钟信号的相位数目。在一些示例中，还包括：延迟单元，所述延迟单元用于调节所述电路的振荡速度。在一些示例中，所述延迟单元的数量可调。本专利技术第二方面的实施例还提供了一种用于异步逐步逼近模数转换器的控制逻辑电路，包括本专利技术第一方面实施例提出的所述用于异步逐步逼近模数转换器的多相时钟产生电路。根据本专利技术实施例的用于异步逐步逼近模数转换器的控制逻辑电路，通过比较器、与非门和非门构成门控环形振荡器，并基于门控环形振荡器的原理，排除了与异步逐步逼近逻辑之间的高速逐位交互操作，独立地产生高速多相时钟，使得用于异步转换的环路更加简单，从而简化了异步逐步逼近模数转换器控制逻辑的设计，另外，该异步逐步逼近模数转换器还可减少异步转换的时间和提高转换速度，从而满足用户的需求。本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。附图说明本专利技术的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：图1a至图1c为传统的基于单次负脉冲产生器的多相时钟产生电路的电路示意图；图2为传统的多相时钟产生电路用于触发异步逐步逼近控制逻辑的电路示意图；图3a至图3c为根据本专利技术一个实施例的用于异步逐步逼近模数转换器的多相时钟产生电路的原理示意图；图4a至图4b为根据本专利技术一个实施例的用于异步逐步逼近模数转换器的多相时钟产生电路的两个等效电路图；图5a至图5b为根据本专利技术一个实施例的用于异步逐步逼近模数转换器的多相时钟产生电路的具体实现的电路示意图。具体实施方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能理解为对本专利技术的限制。在本专利技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的本文档来自技高网...

【技术保护点】
一种用于异步逐步逼近模数转换器的多相时钟产生电路，其特征在于，包括：比较器、与非门和非门，其中，所述比较器的第一输出端和第二输出端分别与所述与非门的第一输入端和第二输入端相连，所述比较器用于对输入的电压信号进行比较，并将比较结果输入所述与非门；所述与非门通过其第三输入端接收门控信号，并根据所述门控信号及所述比较结果生成输出信号；所述非门的输入端与所述与非门的输出端相连，用于根据所述输出信号生成多相时钟信号。

【技术特征摘要】
1.一种用于异步逐步逼近模数转换器的多相时钟产生电路，其特征在于，包括：比较器、与非门和非门，所述比较器、与非门和非门构成门控环形振荡器，其中，所述比较器的第一输出端和第二输出端分别与所述与非门的第一输入端和第二输入端相连，所述比较器用于对输入的电压信号进行比较，并将比较结果输入所述与非门；所述与非门通过其第三输入端接收门控信号，并根据所述门控信号及所述比较结果生成输出信号；所述非门的输入端与所述与非门的输出端相连，用于根据所述输出信号生成多相时钟信号。2.根据权利要求1所述的用于异步逐步逼近模数转换器的多相时钟产生电路，其特征在于，在所述门控信号的控制下，所述比较器和所述与非门可用串联的第一反相器和第二反相器替代。3.根据权利要求1所述的用于...

【专利技术属性】
技术研发人员：李福乐，吴积方，
申请(专利权)人：清华大学，
类型：发明
国别省市：北京;11