具有适应性写操作的非易失性存储器(NVM)。对存储阵列的存储单元执行写操作的方法包括：根据第一预定缓变率，在所述存储单元上应用所述写操作的第一多个脉冲，其中所述第一多个脉冲是预定数量的脉冲；执行所述存储单元的子集的阈值电压与中间验证电压的对比；以及如果存储单元的任何所述子集的阈值电压未通过与所述中间验证电压的对比，根据与所述第一预定缓变率相比具有增大的缓变率的第二预定缓变率，通过在所述存储单元上应用第二多个脉冲继续所述写操作。
【技术实现步骤摘要】
【专利摘要】具有适应性写操作的非易失性存储器(NVM)。对存储阵列的存储单元执行写操作的方法包括：根据第一预定缓变率，在所述存储单元上应用所述写操作的第一多个脉冲，其中所述第一多个脉冲是预定数量的脉冲；执行所述存储单元的子集的阈值电压与中间验证电压的对比；以及如果存储单元的任何所述子集的阈值电压未通过与所述中间验证电压的对比，根据与所述第一预定缓变率相比具有增大的缓变率的第二预定缓变率，通过在所述存储单元上应用第二多个脉冲继续所述写操作。【专利说明】具有适应性写操作的非易失性存储器(NVM)
本公开通常涉及非易失性存储器(NVM)，更具体地说，涉及包括适应性写操作的NVM。
技术介绍
随着编程/擦除周期的数量的增加，由于电荷捕获，通常的非易失性存储器(NVM)越来越难执行写操作，例如编程和擦除。写的减慢可能变得显著，并且导致作为其一部分的系统性能降低。这对包括在高泄漏条件下在擦除上放置位单元的软编程的写过程的任何部分是显著的。然后软编程被用于轻微地增大阈值电压以将那些NVM单元从其高泄露条件中移除。虽然写的隧道部分对擦除来说是正常的，但也可以被用于编程。在任何情况下，不管正常编程、擦除或是软编程，写速度都受到电荷捕获的消极影响。每个写操作，包括正常编程、擦除和软编程操作中的每个，通常以作为写性能和位单元可靠性之间的折中的速度增加相关高电压脉冲幅值。当前写操作正在努力维持半导体技术其它方面出现的定标速度。随着存储单元的技术和特征尺寸越来越小以及操作温度的上升，写时间是必须要管理的挑战。因此，需要改进上述提到的一个或多个问题的写操作。【专利附图】【附图说明】本公开所描述的好处、特征和优点关于下面的描述和附图会被更好的理解，其中:图1是根据实施例的包括非易失性存储器(NVM)的集成电路的方框图；图2是图1的具有NVM阵列和NVM控制器的NVM的更详细的方框图；图3是在图2的NVM阵列上的通常由图2的NVM控制器控制的写操作的流程图；图4是有助于理解图3的流程图的电压图；图5是有助于理解图3的流程图的第一分布图；图6是有助于理解图3的流程图的第二分布图；图7是有助于理解图3的流程图的第三分布图；图8是示出了是擦除操作的写操作的更详细的流程图；图9是示出了是编程操作的写操作的更详细的流程图。详细说明书在一方面中，非易失性存储器具有写操作，其中如果需要克服在编程/擦除周期期间发生的写困难，例如电荷捕获问题，写脉冲的缓变率就要被增大。在最初根据初始缓变率使用写脉冲之后，存储单元被测试以了解它们是否移动的太慢。如果不是，根据写脉冲的正常缓变率，存储单元继续被写直到被成功地写。另一方面，如果存储单元移动的太慢，那么写继续进行，但会使用以相比于正常缓变率是增加的速率缓变的写脉冲。这将继续执行直到NVM单元被成功地写或写时间太长并且被终止相比于正常缓变率不必要是高的，同时编程/擦除周期计数还没有变大的情况，这样会减少由于写所造成的损失。相反，在期待写操作由于单元退化或由于编程/擦除周期计数变大而使电荷捕获变得过长的时候，写脉冲更快缓变以满足写时间规范。这不但在编程/擦除周期的计数变大之前，通过用较慢的正常缓变率减少损失而达到写失败点之前增加编程/擦除周期的整体计数，而且在编程/擦除周期计数变大之后，通过基于写操作中的位单元移动速度的监控自动以及适应性地切换到增大的缓变率而改进写性能。图1是根据实施例的包括非易失性存储器(NVM) 103的集成电路100的方框图。在所说明的实施例中，集成电路(IC) 100可以实施片上系统(SOC)等等，其包括至少一个通过合适的接口 105，例如具有多个信号或位的总线等等耦合于NVM103的处理器101。IC100可以包括其它电路、模块或器件，例如其它存储器件(未显示)、其它功能性模块(未显示)、以及外部接口，例如输入、输出或输入/输出(I/O)端口或插脚等等(未显示)。在替代实施例中，NVM103在IC100上被单独集成，而没有任何其它器件。在另一个替代实施例中，处理器101、NVM103和接口 105是IC100上的较大系统的一部分。图2是根据耦合于接口 105的实施例的NVM103的更详细的方框图。NVM103包括NVM阵列201、耦合于NVM阵列201的行解码器203、耦合于NVM阵列201的逻辑列205、以及耦合于接口 105、NVM阵列201、逻辑列205和行解码器203的NVM控制器207。逻辑列205包括列解码器和传感放大器(未显示)并且每个接口被显示为有多个信号或位。NVM控制器207通过行解码器203和逻辑列205控制NVM阵列201的过程，例如以当通过接口 105或其它接口通信的时候响应处理器101。NVM控制器207通过向行解码器203提供行地址以及向逻辑列205提供列地址而访问NVM阵列201中的存储单元。数据通过列逻辑205被写入NVM阵列或从NVM阵列读取。NVM控制器207也驱动到NVM阵列201的源极和井电压(通过未显示的相应的开关和控制器)。NVM控制器207中所示出的是电荷泵209、阈值电压(Vt)监控器211、编程缓变率控制逻辑213、以及擦除缓变率控制逻辑215。电荷泵209可以包括提供擦除栅极电压的负电荷泵、提供编程栅极电压和擦除井压的正电荷泵、以及提供编程漏极电压的漏极泵。以预定Vt验证读取水平的来自逻辑列205的输出数据被提供给Vt监控器211。Vt监控器211、编程缓变率控制逻辑213、以及擦除缓变率控制逻辑215通过在预定数量的编程/擦除脉冲之后监控中间Vt验证读取适应地调整编程缓变率和擦除缓变率。NVM阵列201包括一个或多个存储单元块，其中每个存储块都有选定块大小，例如，16千字节(1?)、321?、641?、1281?、2561?等等。在NVM阵列201中的存储单元通常具有栅极(G)端、漏极(D)端和源极(S)端以及包括p井(PW)和n井(NW)的隔离井。在一个实施例中，每个存储块被组织成存储单元的行和列。每行存储单元的栅极端耦合于相应的多个字线的其中一个，其中字线耦合于行解码器203。每个存储单元列的漏极端耦合于相应的多个位线的其中一个，其中位线耦合于逻辑列205。每个存储单元的源极端和井(PW和匪)被NVM控制器207驱动或控制。如所示出的，NVM阵列201包括至少一个存储块202，该存储块被配置以允许以适应性可调节或可配置的缓变率执行编程和擦除过程。NVM阵列201中的存储单元可以根据多个配置中的任何一个被实现，例如半导体配置、层状硅金属硅纳 米晶体等等。在一个实施例中，每个存储单元在硅衬底等等上被实施。在一个实施例中，每个存储单元的P井从带有n井的p衬底中隔离出来。一对n+类型掺杂区(未显示)形成于形成每个存储单元的漏极和源极的P井。每个存储单元还包括叠栅结构等等，该叠栅结构包括形成于P井上的氧化层(未显示)、被提供在氧化层上的浮动栅极(未显示)、被提供在浮动栅极上的介电层(未显示)以及被提供在形成栅极端的介电层上的控制栅极(未显示)。如本专利技术所描述的，除了在FN擦除脉冲期间，p井通常耦合于接地电压Vss以及n井通常耦合于源极电压Vdd。Vdd的电压水平取决于特定实施。在一个实施例中，当电压脉冲在如本本文档来自技高网...
【技术保护点】
一种对存储阵列的存储单元执行写操作的方法，所述方法包括：根据第一预定缓变率，对所述存储单元应用所述写操作的第一多个脉冲，其中所述第一多个脉冲是预定数量的脉冲；执行所述存储单元的子集的阈值电压与中间验证电压的对比；以及如果所述存储单元的子集中的任何一个的阈值电压未通过与所述中间验证电压的对比，根据与所述第一预定缓变率相比具有增大的缓变率的第二预定缓变率，通过在所述存储单元上应用第二多个脉冲继续所述写操作。
【技术特征摘要】
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【专利技术属性】
技术研发人员：何晨，理查德·K·埃吉基，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US
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