本发明专利技术揭示用于提供半导体存储器装置的技术。在一个特定实施例中，可将所述技术实现为包括布置成行及列的阵列的多个存储器单元的半导体存储器装置。每一存储器单元可包括耦合到源极线的第一区、耦合到位线的第二区及经由隧穿绝缘层电容性地耦合到至少一个字线且安置于所述第一区与所述第二区之间的主体区。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术揭示用于提供半导体存储器装置的技术。在一个特定实施例中，可将所述技术实现为包括布置成行及列的阵列的多个存储器单元的半导体存储器装置。每一存储器单元可包括耦合到源极线的第一区、耦合到位线的第二区及经由隧穿绝缘层电容性地耦合到至少一个字线且安置于所述第一区与所述第二区之间的主体区。【专利说明】用于提供半导体存储器装置的技术
本专利技术大体来说涉及半导体存储器装置，且更特定来说涉及用于提供半导体存储器装置的技术。
技术介绍
半导体行业已经历已准许半导体存储器装置的密度及/或复杂性增加的技术进步。此外，所述技术进步已允许各种类型的半导体存储器装置的电力消耗及封装大小减小。持续的趋势是采用及/或制作使用改进性能、减小泄漏电流且增强总缩放的技术、材料及装置的高级半导体存储器装置。绝缘体上硅(SOI)衬底及体块衬底是可用来制作此类半导体存储器装置的材料的实例。举例来说，此些半导体存储器装置可包括部分耗尽(PD)型装置、完全耗尽(FD)型装置、多栅极装置(例如，双栅极、三栅极或环绕栅极)及鳍型FET装置。半导体存储器装置可包括具有存储器晶体管的存储器单元，所述存储器晶体管具有其中可存储电荷的电浮动栅极区。当过剩多数电荷载流子存储于电浮动主体区中时，存储器单元可存储逻辑高(例如，二进制“I”数据状态)。当使电浮动栅极区耗尽多数电荷载流子时，存储器单元可存储逻辑低(例如，二进制“O”数据状态)。此外，半导体存储器装置可制作于绝缘体上硅(SOI)衬底或体块衬底(例如，实现主体隔离)上。举例来说，可将半导体存储器装置制作为三维(3-D)装置(例如，多栅极装置、鳍型FET装置及垂直柱装置)。在一种常规技术中，可制造具有许多问题的半导体存储器装置的存储器单元。举例来说，常规半导体存储器装置可具有可易遭受短沟道效应(SCE)的沟道长度。此外，常规半导体存储器装置可经历邻近存储器单元的浮动栅极之间的干扰。此外，常规半导体存储器装置可经历由于存储器单元噪声及变化所致的存储于存储器单元中的电荷载流子的泄漏。鉴于前文，可理解可存在与用于提供半导体存储器装置的常规技术相关联的显着问题及缺点。【专利附图】【附图说明】为促进对本专利技术的更全面理解，现在参照随附图式，其中相同组件用相同编号指代。不应将这些图式视为限制本专利技术，而是打算仅具有说明性。图1展示根据本专利技术的实施例的包括存储器单元阵列、数据写入与感测电路以及存储器单元选择与控制电路的半导体存储器装置的框图。图2展示根据本专利技术的实施例的图1中所展示的存储器单元阵列的至少一部分的俯视图。图3展示根据本专利技术的实施例的图2中所展示的存储器单元阵列的至少一部分的横截面图。图4展示根据本专利技术的实施例的具有多个存储器单元的存储器单元阵列的至少一部分的不意图。图5展示根据本专利技术的实施例的用于对如图2到4中所展示的存储器单元执行写入操作及读取操作的各种方法的电压电位电平。图6展示根据本专利技术的替代实施例的如图1中所展示的存储器单元阵列的至少一部分的俯视图。图7展示根据本专利技术的实施例的如图6中所展示的存储器单元阵列的至少一部分的横截面图。图8展示根据本专利技术的替代实施例的具有多个存储器单元的存储器单元阵列的至少一部分的示意图。图9展示根据本专利技术的实施例的用于对如图6到8中所展示的存储器单元执行写入操作及读取操作的各种方法的电压电位电平。【具体实施方式】参照图1，其展示根据本专利技术的实施例的包含存储器单元阵列20、数据写入与感测电路36及存储器单元选择与控制电路38的半导体存储器装置10的框图。存储器单元阵列20可包含多个存储器单元12，每一存储器单元经由字线(WL) 28耦合到存储器单元选择与控制电路38且经由位线(CN)30及源极线(EN)32耦合到数据写入与感测电路36。可了解，位线(CN) 30及源极线(EN)32是用来在两个信号线之间进行区分的标示且其可互换使用。数据写入与感测电路36可从选定存储器单元12读取数据且可将数据写入到选定存储器单元12。在特定实施例中，数据写入与感测电路36可包括多个数据读出放大器电路。每一数据读出放大器电路可接收至少一个位线(CN) 30及电流或电压参照信号。举例来说，每一数据读出放大器电路可为交叉耦合型读出放大器以读出存储于存储器单元12中的数据状态。数据写入与感测电路36可包括可将数据读出放大器电路耦合到至少一个位线(CN) 30的至少一个多路复用器。在特定实施例中，所述多路复用器可将多个位线(CN) 30耦合到数据读出放大器电路。每一数据读出放大器电路可采用电压及/或电流感测电路及/或技术。在特定实施例中，每一数据读出放大器电路可采用电流感测电路及/或技术。举例来说，电流读出放大器可将来自选定存储器单元12的电流与参考电流(例如，一个或一个以上参考单元的电流)进行比较。根据所述比较，可确定选定存储器单元12是存储逻辑高(例如，二进制“I”数据状态)还是逻辑低(例如，二进制“O”数据状态)。所属领域的技术人员可了解，可采用各种类型或形式的数据写入与感测电路36 (包括一个或一个以上读出放大器(使用电压或电流感测技术)，以读出存储于存储器单元12中的数据状态)来读取存储于存储器单元12中的数据。存储器单元选择与控制电路38可通过在一个或一个以上字线(WL) 28上施加控制信号来选择及/或启用一个或一个以上预定存储器单元12以促进从所述预定存储器单元读取数据。存储器单元选择与控制电路38可根据地址信号(举例来说，行地址信号)来产生此些控制信号。此外，存储器单元选择与控制电路38可包括字线解码器及/或驱动器。举例来说，存储器单元选择与控制电路38可包括一种或一种以上不同控制/选择技术(及所述技术的电路)以选择及/或启用一个或一个以上预定存储器单元12。明显地，所有此些控制/选择技术及所述技术的电路(无论是现在已知还是稍后开发的)均打算归属于本专利技术的范围内。在特定实施例中，半导体存储器装置10可实施两步写入操作，借此可通过首先执行“清零”或逻辑低(例如，二进制“O”数据状态)写入操作将一行存储器单元12中的所有存储器单元12写入到预定数据状态，借此将所述行存储器单元12中的所有存储器单元12写入到逻辑低(例如，二进制“O”数据状态)。此后，可将所述行存储器单元12中的选定存储器单元12选择性地写入到预定数据状态(例如，逻辑高(二进制“I”数据状态))。半导体存储器装置10还可实施单步写入操作，借此可在不首先实施“清零”操作的情况下将一行存储器单元12中的选定存储器单元12选择性地写入到逻辑高(例如，二进制“I”数据状态)或逻辑低(例如，二进制“O”数据状态)。半导体存储器装置10可采用本文中所描述的说明性写入、准备、保持、刷新及/或读取技术中的任一者。存储器单元12可包含N型、P型及/或两种类型的晶体管。在存储器单元阵列20外围的电路(举例来说，读出放大器或比较器、行及列地址解码器以及线驱动器(本文中未图解说明))也可包括P型及/或N型晶体管。不管在存储器单元阵列20中的存储器单元12中是采用P型晶体管还是N型晶体管，本文中均将进一步描述用于从存储器单元12读取的合适电压电位(举例来说，正或负电压电位)。参照图2，其展示根据本专利技术的实施例的图本文档来自技高网...
【技术保护点】
一种半导体存储器装置，其包含：多个存储器单元，其布置成行及列的阵列，每一存储器单元包含：第一区，其耦合到源极线；第二区，其耦合到位线；及主体区，其经由隧穿绝缘层电容性地耦合到至少一个字线且安置于所述第一区与所述第二区之间。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：斯里尼瓦萨·R·班纳，迈克尔·A·范巴斯柯克，蒂莫西·瑟古德，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US
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