本发明专利技术揭露一种用于通过检验技术判断半导体重叠工艺窗口的方法及系统，其中，精密半导体装置中重叠区的形成是一项无法基于习知测量及设计策略有效率地予以评估的关键态样。为此，本揭露提供测量技术及系统，其中上覆装置图案转换成相同材料层，藉以形成通过建立良好的缺陷检验技术而可接取的组合图案。一旦几何性地调制这些组合图案中的一些组合图案，即可达成重叠工艺窗口的系统性评估。
【技术实现步骤摘要】
【专利摘要】本专利技术揭露一种用于通过检验技术判断半导体重叠工艺窗口的方法及系统，其中，精密半导体装置中重叠区的形成是一项无法基于习知测量及设计策略有效率地予以评估的关键态样。为此，本揭露提供测量技术及系统，其中上覆装置图案转换成相同材料层，藉以形成通过建立良好的缺陷检验技术而可接取的组合图案。一旦几何性地调制这些组合图案中的一些组合图案，即可达成重叠工艺窗口的系统性评估。【专利说明】用于通过检验技术判断半导体重叠工艺窗口的方法及系统
本揭露涉及制造如集成电路的微结构的领域，并且更涉及图案化处理期间用于判断对齐(alignment)精确度以及图案放置精密度的技术。
技术介绍
如集成电路的微结构的制造需要尺寸受到精确控制的细微区而予以形成于如硅衬底、SOI (上覆硅绝缘体)衬底、或其它合适载体材料等合适衬底的材料层中。这些尺寸受到精确控制的细微区使用微影(lithography)、蚀刻、布植、沉积、氧化处理及诸如此类通过图案化材料层予以产生，其中，通常至少在图案化处理的特定阶段，可于待处理的材料层上形成掩模层(mask layer)以界定这些细微区。一般而言，掩模层可由通过通常是光微影(photolithography)处理的微影处理予以图案化的光阻层组成或形成。在光微影处理期间，阻剂(resist)可予以旋转涂布在衬底表面上并且接着透过如分划板(reticle)的相应的微影掩模选择性地予以曝露于照射(radiation)，藉以使分划板图案成像(image)于阻剂层以形成潜像(latent image)于其中。光阻显影后，取决于阻剂种类，也就是，正阻剂或负阻剂，移除曝露部分或非曝露部分用以在光阻层中形成所需的图案。基于此阻剂图案，可通过如蚀刻、布植、退火处理、以及诸如此类的进一步制造程序形成真实的装置图案。鉴于效能增强，由于对缩减精密集成微结构装置中的图案尺寸有固定需求，用于图案化装置特征的处理工具及工艺配方(recipe)对于分辨率及上覆(overlay)精确度必须符合非常严苛的要求。在这方面，分辨率视为测度(measure)，用于指定在预界定制造变异的条件下印制最小尺寸影像的一致性能力。改良分辨率的一项重要因素是微影处理，其中，内含于光罩(photo mask)或分划板中的图案经由光成像系统予以光转移至衬底。因此，已对稳定改良微影系统的光特性作出巨大努力，如数值孔径、焦深、以及所用光源的波长。微影成像的品质对于产生非常小特征尺寸极为重要。可在衬底表面上定位影像的精确度是至少相当重要。一般而言，如集成电路的微结构通过循序图案化材料层予以制造，其中，连续材料层上的特征互有空间关系。每一个在后续材料层中形成的图案都必须在指定的配准公差(registration tolerance)内对齐于先前图案化材料层中形成的相应图案。这些配准公差由例如衬底上因阻剂厚度、烘焙温度、曝照剂量(exposure dose)以及时间与显影条件等参数的非均匀性导致的光阻影像变异所造成的。此外，蚀刻处理的非均匀性也可导致蚀刻特征的变异。另外，在光罩影像光微影性地转移到衬底上时，将目前材料层的图案影像上覆至先前所形成材料层的蚀刻过或者界定过的图案存在有不确定性。许多因素促使成像系统上覆两层的能力有瑕疵(imperfect)，如一组掩模内的瑕疵、不同曝照次数的差异、对齐工具的有限配准能力(registration capability)以及,作为对齐误差的主要作用(major contribution),如透镜畸变(lens distortion)等曝照工具本身的瑕疵、与如衬底固持件(substrate holder)等对齐硬件造成的畸变、以及诸如此类。当不同的曝照工具用于界定后续装置层时，曝照工具及相关组件内的固有误差可在不同工具间变化，使情况变得更糟。虽然，相同的曝照工具可能用于成像关键的装置层，实际上，此等限制在对于相同装置层通常包含多个微影工具的复杂制造环境中可不使整体处理流程有效率。所以，用于判断可予以最终取得的最小特征尺寸的主导准则(dominant criteria)为用于在单独衬底层中产生特征的分辨率以及上述因素所促成的总上覆误差。因此，有必要在特定材料内持续监测分辨率，也就是，可靠并且再生地产生最小特征尺寸的能力，也称为临界尺寸(critical dimension,⑶)，以及持续判断已连续形成并且必须互相对齐的材料层图案的上覆精确度。例如，在形成用于集成电路的接线结构时，由于显着失准可在确实未连接线间造成短路，因此连接两堆栈金属区的各别金属线及导孔可必须以严苛的工艺余裕(process margin)予以互相对齐以便导致界定良好的重叠,藉以可能产生重大装置缺陷，而意欲的(intended)重叠区的缩减则可造成因接触与串联电阻导致的效能损失。类似准则对需要界定良好的重叠区以确保适当装置功能的其它装置层也适用。基于这些理由，正在对侦测关键重叠区进行重大努力，也就是，一旦确实将各别装置层的布局实现到半导体装置材料内即产生偏离原始设计的相应偏移时可造成严重装置故障或效能衰减的重叠区。例如，设计许多空间相关性装置层的布局以致确保完美重叠，其可含括布局层级(layout level)上各种测试策略的应用。然而，在微影处理及后续蚀刻处理期间，例如通过薄化小结构及诸如此类，可造成初始布局图案显着变更。一般而言，布局层的特定图案转移期间可出现多个扰动(fluctuation)，布局层予以初始转移至分划板或微影掩模并且接着依次用于将图案重复成像至半导体衬底上的材料层。如上述，在半导体装置的材料层中确实形成期望图案时所含括的各个程序步骤可或多或少显着带来工艺瑕疵，例如，微影掩模对半导体衬底的非完美对齐，如机械应力所致衬底的透镜像差(lensaberration)与畸变及诸如此类的成像处理所造成的工艺允差(process tolerance),还有，蚀刻处理期间的各种允差(tolerance)可导致所形成装置图案的不精确性，其依次可从而导致上覆精确度降低。由于两后续装置层各别装置特征的重叠可强烈取决于最终达成的上覆精确度，尤其是在非常小的三维结构中，正在对识别关键重叠区以及增加整体上覆精确度作出重大努力。例如，在布局层级上，可施加复杂的光学邻近校正技术(opticalproximity correction technique)以便修改至少一些装置特征的基本几何布局用以适应(accommodate)尤其在成像处理期间可出现的特定工艺变异。虽然可通过使用例如光学邻近校正技术提升工艺稳健的程度，然而，因含括至少两道后续图案转移处理而仍难以识别最关键重叠区，以至于用于产生上覆误差的许多可能来源可相当高，以便通过OPC策略用相应模型预期任何此等工艺变异。另一方面，由于可能无法通过如扫描式电子显微镜等建立良好的检验技术接取(accessible)下伏层(underlying layer),因此直接观测关键重叠区非常困难。为此，已开发替代策略用以识别关键重叠区。例如，可基于经特定设计的上覆目标测量微影工具的磁场内特定位置处的侧向平移(lateral translation)。可通过使用仿真(simulation)基于测量数据计本文档来自技高网...
【技术保护点】
一种方法，其包含：将半导体装置的第一布局层的第一图案转移至衬底的第一测试区与第二测试区上方所形成的材料层；将该半导体装置的第二布局层的第二图案转移至该第一测试区上方所形成的该材料层，该第一与第二布局层彼此空间性相关以便界定重叠区；将该第二图案的几何调制版本转移至该第二测试区上方所形成的该材料层；以及判断介于该第一测试区与该第二测试区间该材料层中的结构差异以便评定关于该重叠区的工艺余裕。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：L·巴赫，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY
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