一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，包括：提供具有隔离结构的半导体衬底，所述隔离结构将所述半导体衬底分为NMOS区和PMOS区，且所述半导体衬底上形成有栅极结构；在所述栅极结构的两侧形成第一侧壁；在所述半导体衬底上依次形成第二侧壁氧化物层和具有高应力的氮化物层；去除所述具有高应力的氮化物层，在所述半导体衬底上形成另一氮化物层；蚀刻所述另一氮化物层，其中，所述氧化物层和所述另一氮化物层共同构成所述第一侧壁外侧的第二侧壁。根据本发明专利技术，可以使双应力记忆过程更好地与现有半导体器件制造流程相兼容，在器件密度不断增大的情况下，更为容易地实现器件性能的提升。

【技术实现步骤摘要】
【专利摘要】本专利技术提供，包括：提供具有隔离结构的半导体衬底，所述隔离结构将所述半导体衬底分为NMOS区和PMOS区，且所述半导体衬底上形成有栅极结构；在所述栅极结构的两侧形成第一侧壁；在所述半导体衬底上依次形成第二侧壁氧化物层和具有高应力的氮化物层；去除所述具有高应力的氮化物层，在所述半导体衬底上形成另一氮化物层；蚀刻所述另一氮化物层，其中，所述氧化物层和所述另一氮化物层共同构成所述第一侧壁外侧的第二侧壁。根据本专利技术，可以使双应力记忆过程更好地与现有半导体器件制造流程相兼容，在器件密度不断增大的情况下，更为容易地实现器件性能的提升。【专利说明】
本专利技术涉及半导体制造工艺，具体而言涉及一种实施双应力记忆的方法。
技术介绍
随着半导体制造工艺节点的不断减小，集成电路中的元件密度不断增大，在此情况下，使集成电路的性能变得更好则变得越来越具有挑战性。究其原因，为提升器件沟道区的载流子迁移率而实施的各种技术受到一定的限制，举例来说，嵌入式锗硅、应力记忆、具有高应力的接触孔蚀刻停止层等向器件沟道区施加应力的载体需要占用一定的空间，此空间随着制造工艺节点的减小而缩减，随之而来的就是作用于器件沟道区的应力的减弱。为解决上述问题，现有技术公开了一种实施双应力记忆的方法，该方法的实施流程如下:提供半导体衬底，在所述半导体衬底中形成浅沟槽隔离结构，所述浅沟槽隔离结构将所述半导体衬底分为NMOS区和PMOS区，在所述NMOS区和所述PMOS区分别形成相应的阱结构一形成栅极结构，在所述栅极结构的两侧形成第一侧壁一在所述NMOS区形成轻掺杂源/漏区一实施第一次应力记忆一在所述PMOS区形成轻掺杂源/漏区和嵌入式锗硅一在所述栅极结构的两侧形成第二侧壁一在所述NMOS区和所述PMOS区分别形成重掺杂源/漏区一实施第二次应力记忆一在所述重掺杂源/漏区上以及所述栅极结构的顶部分别形成自对准硅化物一形成双接触孔蚀刻停止层，完成接触孔的制作一填充金属于所述接触孔中，随后进行各层互连金属的制作。在上述工艺流程中，实施第一次应力记忆时在半导体衬底以及栅极结构上形成的是自下而上依次层叠的氧化物层和具有高应力的氮化物层，其中，所述氧化物层的作用是对其上层的所述具有高应力的氮化物层起到一定的缓冲作用。在随后的退火过程结束之后，所述具有高应力的氮化物层被去除，此时，如何处理所述氧化物层变为一个非常棘手的问题。如果保留所述氧化物层，则由于所述氧化物层增大了所述栅级结构两侧的所述第一侧壁的厚度以及相当于在所述衬底表面形成具有一定厚度的覆盖层，因而增加了形成所述PMOS区的轻掺杂源/漏区的操作难度，使其特征尺寸和形成深度的均一性变差，进而影响所述PMOS的性能调节和稳定性。如果用稀释的氢氟酸或者其它化学物质去除所述氧化物层，则所述衬底的表面将会受到上述化学物质的攻击，造成所述衬底以及所述NMOS区的轻掺杂源/漏区的较为严重的损耗，使器件的性能降低。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供，包括:a)提供具有隔离结构的半导体衬底，所述隔离结构将所述半导体衬底分为NMOS区和PMOS区，且所述半导体衬底上形成有栅极结构山)在所述栅极结构的两侧形成第一侧壁；c)在所述半导体衬底上依次形成第二侧壁氧化物层和具有高应力的氮化物层；d)去除所述具有高应力的氮化物层，在所述半导体衬底上形成另一氮化物层；e)蚀刻所述另一氮化物层，其中，所述氧化物层和所述另一氮化物层共同构成所述第一侧壁外侧的第二侧壁。进一步，所述第一侧壁由单层材料构成。进一步，所述第一侧壁的构成材料为氮化硅。进一步，在所述步骤b)之后还包括以下步骤:先在所述NMOS区形成轻掺杂源/漏区；再在所述PMOS区形成另一轻掺杂源/漏区和嵌入式锗硅。进一步，所述氧化物层为掺杂氮的氧化物层。进一步，在所述步骤c)之后还包括执行退火的步骤，以完成第一次应力记忆。进一步，所述退火为快速热退火、炉腔退火或激光峰值退火。进一步，在实施所述退火步骤之前，还包括将位于所述PMOS区上的具有高应力的氮化物层去除的步骤。进一步，所述去除过程包括以下步骤:先在所述半导体衬底上形成图案化的光刻胶层，以遮蔽所述NMOS区；再以所述光刻胶层为掩膜，采用干法蚀刻工艺蚀刻暴露出来的所述具有高应力的氮化物层；最后，去除所述光刻胶层。进一步，在所述步骤e)之后还包括执行重掺杂离子注入的步骤，以在所述半导体衬底中形成重掺杂源/漏区。进一步，在所述步骤e)之后还包括步骤f):在所述半导体衬底上形成另一具有高应力的氮化物层。进一步，在所述步骤f)之后还包括执行另一退火的步骤，以完成第二次应力记忆。进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层根据本专利技术，可以使双应力记忆过程更好地与现有半导体器件制造流程相兼容，在器件密度不断增大的情况下，更为容易地实现器件性能的提升。【专利附图】【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A-图1G为本专利技术提出的实施双应力记忆的方法的各步骤的示意性剖面图；图2为本专利技术提出的实施双应力记忆的方法的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的实施双应力记忆的方法。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。下面，参照图1A-图1G和图2来描述本专利技术提出的实施双应力记忆的方法的详细步骤。参照图1A-图1G，其中示出了本专利技术提出的实施双应力记忆的方法的各步骤的示意性剖面图。首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底100中形成有隔离结构101，所述隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述隔离结构101将所述半导体衬底100分为NMOS区和PMOS区。所述半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。在所述半导体衬底100上形成有栅极结构102，作为一个示例，所述栅极结构102可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如二氧化硅(SiO2)层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：a)提供具有隔离结构的半导体衬底，所述隔离结构将所述半导体衬底分为NMOS区和PMOS区，且所述半导体衬底上形成有栅极结构；b)在所述栅极结构的两侧形成第一侧壁；c)在所述半导体衬底上依次形成第二侧壁氧化物层和具有高应力的氮化物层；d)去除所述具有高应力的氮化物层，在所述半导体衬底上形成另一氮化物层；e)蚀刻所述另一氮化物层，其中，所述氧化物层和所述另一氮化物层共同构成所述第一侧壁外侧的第二侧壁。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈振兴，叶彬，何凤英，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31