本发明专利技术提供一种高精度的正负时间间隔测量方法及装置，其中装置包括信号整形和测量闸门提取单元、同步和内插单元、时钟计数单元、存储单元、数据处理单元以及相互连接和相互通讯；所述信号整形和测量闸门提取单元，依据设置的触发电平，对输入信号进行比较整形，将被测信号转换成为ECL电平信号，通过ECL触发器提取被测信号对应的闸门信号；所述同步和内插单元，利用的计数时钟对两路闸门信号进行采样。采用上述方案，不仅可以实现多种类型的信号输入，而且可以支持较宽的输入动态范围；通道电路采用高速ECL器件来实现，通道带宽大，可以实现窄脉冲测量，最小可测脉冲宽度可达2.5ns，测量分辨率可以达到40ps。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种高精度的正负时间间隔测量方法及装置，其中装置包括信号整形和测量闸门提取单元、同步和内插单元、时钟计数单元、存储单元、数据处理单元以及相互连接和相互通讯；所述信号整形和测量闸门提取单元，依据设置的触发电平，对输入信号进行比较整形，将被测信号转换成为ECL电平信号，通过ECL触发器提取被测信号对应的闸门信号；所述同步和内插单元，利用的计数时钟对两路闸门信号进行采样。采用上述方案，不仅可以实现多种类型的信号输入，而且可以支持较宽的输入动态范围；通道电路采用高速ECL器件来实现，通道带宽大，可以实现窄脉冲测量，最小可测脉冲宽度可达2.5ns，测量分辨率可以达到40ps。【专利说明】一种高精度的正负时间间隔测量方法及装置
本专利技术属于正负时间间隔测量
，尤其涉及的是一种高精度的正负时间间隔测量方法及装置。
技术介绍
高精度的时间间隔测量技术广泛应用于卫星导航、雷达定位、激光测距、核物理探测和时频测量等领域。美国国家科学院将其作为评估国家国防力量的重要标志之一，每年都会举办精密时间和时间间隔测量技术交流会，并将其作为国家须大力发展的科学技术之一。当前广泛应用的时间间隔测量方法有脉冲计数法、模拟内插法、延迟线内插法、游标法和时间一幅度转换法。脉冲计数法的测量精度由脉冲计数时钟决定，测量误差为±1个时钟周期，为了提高测量精度需要相应地提高计数时钟频率。以目前的成熟技术水平来说，计数时钟频率最高只能工作到2?3GHz，这样时间测量精度只能达到500ps左右，远不能满足目前大多数情况下对时间间隔测量精度的要求。模拟内插法是基于窄脉冲扩展技术来提高测量精度，脉冲展宽后会引起测量时间的增加，单次测量时间最少也需要几百纳秒以上，因此该方法不适合于对测量速度要求较高的场合。目前高精度时间间隔测量领域应用最普遍的方法为后三种，其时间间隔测量精度都可以达到几十皮秒。延迟线可以分为抽头延迟线和差分延迟线两种，差分延迟线较抽头延迟线可以实现更高的测量精度，但消耗资源也更多。有大量研究已经将该种方法成功地在FPGA中实现，利用FPGA内部的查找表、进位链和级联链作为延迟单元，可以实现IOOps左右的测量精度。由于FPGA内部的延时单元受温度和供电电压的影响较大，它的环境适应性很差，实用过程中需要进行大量补偿和校准才能保障其测量精度，因而目前它的商用价值不太显著。游标法和时间一幅度转换法已有成功应用于商用测试仪器的先例，例如安捷伦公司研制的通用频率计53230A利用游标法实现了 20ps的时间测量分辨率，斯坦福大学研制的时间间隔测试仪SR620利用时间一幅度转换法也达到了 20ps的时间测量分辨率。为了实现高的时间测量分辨率，这两种方法对加工工艺要求较高，制作成本也较昂贵，只是在对时间间隔测量指标要求较高的场合使用较多。本专利技术利用通用集成器件设计了一个高精度的时间间隔测量装置，不仅取得了 40ps的时间测量分辨率，而且制作成本较低、实现门槛也不高，具有较高的实际推广价值。时间间隔是用来描述一个事件相对于另一个事件发生时间的领先程度，用时间值来度量。当参考事件发生在先时，所得时间间隔测量值为正；反之，时间间隔测量值为负。参考事件与观察事件发生的先后顺序有时是未知的，对这种情况进行时间间隔测量时就需要用到正负时间间隔测量。目前具有正负时间间隔测量功能的仪器有很多，在实现方案上最具代表性是惠普公司的频率时间间隔分析仪HP5370，其正负时间间隔测量的实现原理框图如图1所示。假设事件I为参考事件，事件I与事件2之间关系如图2所示，其工作原理如下:由于参考事件发生在前，提取单元101输出的检测极性为正，用高电平来表示；由事件I和事件2的上升沿同步产生测量闸门，测量闸门的高脉冲对应需要测量的时间间隔值；闸门信号由时钟计数单元102进行粗测，内插单元103进行精测后，就可以得到测量闸门高脉冲的精确时间值；与检测极性值相结合就可以得到需要测量的正负时间间隔。利用上述方案HP5370实现了 200ps的时间间隔测量分辨率，时间间隔测量范围达到了一 4s?+4s。它的提取单元101采用具有知识产权的定制集成芯片来实现，内插单元103采用延迟线来实现，这两个单元也是整个方案的核心所在，具有较高的技术实现难度。现有技术中的缺点在于:1、采用单通道完成正负时间间隔测量时，当两事件发生时刻相距很近时，例如时间间隔小于50ps时，以目前器件的响应速度来说很难判断出那个事件领先、那个事件迟后，正负时间间隔测量时极性检测会存在一段死区，这样会降低正负时间间隔测量的准确度。2、同缺点I的上述条件，测量闸门提取电路和窄脉冲测量电路都无法实现如此高的时间间隔测量精度。由于受器件脉冲识别能力的限制，测量闸门不可能无限小；另外窄脉冲意味着它具有较高的频率分量，这对印制板的布局和走线也将带来了不小的挑战，这些因素会限制正负时间间隔测量分辨率和测量精度的进一步提高。3、时间测量上采用了粗测和精测相结合的实现方式，粗测单元和精测单元必须做同步处理，不然有些测量结果会引入±1个测量时钟周期的误差。当事件上升沿与时钟上升沿邻近时，由于脉冲计算单元和内插单元的响应速度不一致，内插单元103可能已经识别到最近的时钟沿，脉冲计算单元不满足建立保持时间而错过了相应的时钟沿，这样就会导致时间测量结果出现-1个时钟误差；同理下降沿会出现+1个时钟误差。4、采用FPGA内部的查找表、进位链和级联链作为延迟线，它受供电电压和温度的影响较为显著。延迟时间会随着温度的上升而增加，假设25摄氏度时延迟时间为1，温度85摄氏度时延迟时间将会变成1.1，温度-40摄氏度时延迟时间将会变成0.9 ;延迟时间随着供电电压的波动也会发生变化，假设供电电压为3.3V时延迟时间为1，供电电压为3.5V时延迟时间将会变成0.95，供电电压为3.1V时延迟时间为1.05。可见供电电压和温度对该方法的测量精度有明显的影响，这也限制了该方法在实际工程中的应用。因此，现有技术存在缺陷，需要改进。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术的不足，提供一种高精度的正负时间间隔测量方法及装置。本专利技术的技术方案如下:采用上述方案:1、采用双通道来完成正负时间间隔测量，可以实现很高的测量精度、同时不存在死区问题。2、采用高速比较器来完成输入信号整形，可以实现多种类型的信号输入和宽输入动态范围。通道电路采用高速ECL器件来实现，通道带宽大，可以实现窄脉冲测量。3、采用的提取电路设计简单，不仅可以实现无死区的测量闸门提取，而且可以对测量闸门进行展宽，避免不方便处理的窄脉冲。4、采用微带线作为延迟单元，可以实现很高的时间间隔测量分辨率，且时间间隔测量分辨率受环境影响小，校准过程也很简单。5、采用灵活的计数器配置形式，资源消耗少，可以实现很宽的正负时间间隔测量范围。6、采用通用集成器件来实现，技术门槛要求不高，实现成本低。【专利附图】【附图说明】图1为现有技术中正负时间间隔测量的实现示意图。图2为图1中事件I与事件2工作时序示意图。图3为本专利技术高精度的正负时间间隔测量装置。图4为图3中事件I与事件2工作时序示意图。图5为整形和提取单元实现原理框图图6为前内插单元实现原理框图图7为前内插单元本文档来自技高网...
【技术保护点】
一种高精度的正负时间间隔测量方法，其特征在于，包括以下步骤： 步骤1：依据输入连续波或脉冲信号的峰值和谷值来设置比较电平，通过高速比较器将输入信号转换成ECL信号，使ECL信号具有40ps左右的上升和下降沿时间； 步骤2：将ECL信号分别发送两路D型触发器的时钟端口，两路D型触发器的数据端接ECL信号的高电平，当有一个ECL信号的上升沿到来之后，D型触发器就立即输出信号为高； 步骤3：将两路D型触发器的反相输出信号发送至FPGA，当FPGA检测到两路D型触发器的反相输出信号都为低之后，经过40ns延迟，同时对两路D型触发器进行复位，将两路D型触发器的输出信号强制拉为低，此时两路D型触发器将分别输出一个脉冲信号；两路D型触发器正相输出信号为测量闸门，两路测量闸门的上升沿分别对应事件1和事件2的到达时刻，且两路测量闸门的下降沿完全重合，因此事件1和事件2之间的相对正负时间间隔可以通过对两路闸门高期间的测量时间做减法运算得到，其中参考事件对应的闸门时间为被减数； 步骤4：将测量闸门发送至同步触发器的数据端，利用计数时钟对测量闸门进行采样，得到与计数时钟同步的闸门信号，同步闸门信号分为两路，一路发送至时钟计算单元；另一路与测量闸门一同送至内插单元； 步骤5：发送至时钟计算单元的同步闸门信号，作为使能控制计数器芯片的工作；在同步闸门信号为高时，对时钟信号进行计数得到测量闸门的粗测时间值；在同步的闸门信号为低时，利用内插单元提供的锁存信号对时钟计算单元的测量值进行锁存；在FPGA中同时利用锁存信号的下降沿经延时之后产生一个复位信号，对计数器的状态进行复位； 步骤6：内插单元采用差分延迟线的方式来实现，测量闸门信号为差分信号中的一路，经逐级延迟之后送至相应触发器的数据端，每级延迟时间固定为TD1；同步闸门信号为差分信号的另一路，经逐级延迟之后送相应触发器的时钟端，每级延迟时间固定为TD2，设置延迟时间TD1比TD2大40ps； 步骤7：在内插单元中测量闸门的上升沿领先于同步闸门，领先时间为零至一个时钟周期，每经过一级延迟链之后，测量闸门的上升沿相对于同步闸门延迟40ps；设置在M级和M+1级之间时，测量闸门的上升沿与同步闸门上升沿重合，则同步闸门的上升沿到达前M级触发器的时钟端之后，前M级触发器输出都为高电平，从M+1级开始到最后一级触发器输出都为低电平； 步骤8：两路D型触发器输出信号经电平转换之后发送至FPGA，FPGA利用锁存信号作为时钟对所述内插数据进行锁存； 步骤9：同步闸门信号穿过差分延迟链之后，经ECL信号至TTL信号电平转换之后送FPGA作为锁存信号，控制计数值和内插值的锁存，利用锁存信号的下降沿锁存计数值，利用锁存信号的上升沿锁存 内插值； 步骤10：在FPGA中利用锁存信号上升沿经延时之后产生复位信号，对内插单元中各触发器的状态进行复位； 步骤11：FPGA锁存的内插数据经去毛刺和编码转换之后，转换成内插值，最小值为0、最大值为N，编码转换规则如下：从内插单元第一级延迟链开始计算输出高电平的个数，如果有连续M个高电平，转换值则为M； 步骤12：利用已知的时钟周期和每级延迟链的延迟时间代入公 式：，±TI1→2＝TG1－TG2＝IT1＋IT11－IT12－（IT2＋IT21－IT22）＝IT1＋IT11－IT2－IT21＝Tclk×（N1－N2）＋TD×（M1－M2） （式1） 其中±TI1→2表示测量事件1相对于事件2的正负时间间隔，IT1表示测量闸门1的粗测时间值，IT11表示测量闸门1对应的前沿剩余时间值，IT12表示测量闸门1对应的后沿剩余时间值，Tclk表示计数时钟周期，M1表示测量闸门1对应的前内插值，TD表示差分延迟的时间分辨率（为40ps），测量闸门2的符号定义类似，通过上述公式就可计算出需要测量的正负时间间隔值。...
【技术特征摘要】
【专利技术属性】
技术研发人员：刘朱伟，杜念文，毛黎明，白轶容，蒙海瑛，
申请(专利权)人：中国电子科技集团公司第四十一研究所，
类型：发明
国别省市：山东;37
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