半导体装置制造方法及图纸

本发明专利技术涉及解决下述问题：在能够通过将石英振荡器连接至与I/O端口连接的外部端子来产生时钟信号的半导体装置中，处于非激活状态的I/O端口的漏电流干扰时钟的启动。半导体装置具有第一端子、与该第一端子连接的放大电路、以及输出缓冲器，该输出缓冲器的输出端子与所述第一端子连接。所述输出缓冲器具有通过第一电源配线和输出端子之间的第一节点串联的第一导通类型的第一晶体管和第二晶体管，并且响应共同施加至所述第一晶体管和第二晶体管各自的栅极的第一控制信号而控制所述第一导通类型的第一晶体管和第二晶体管的导通状态。

【技术实现步骤摘要】
半导体装置相关申请的交叉引用在此通过引用并入2012年9月12日提交的日本专利申请第2012-200474号的全部公布内容，包括说明书、附图和摘要。
本专利技术涉及半导体装置，更具体而言，涉及具有使用低漏电流的输出晶体管的半导体装置。
技术介绍
存在通过由在微型计算机内提供的放大电路和与该微型计算机的外部端子连接的石英振荡器组成的石英振荡电路产生向实时时钟提供的时钟信号的已知配置。另一方面，在石英振动器由于微型计算机的外部端子的数目限制而不与外部端子连接的情形下（在实时时钟的功能不是必需的情形下），期望的是还将外部端子用作I/O端口的输入/输出端子。在石英振荡器与外部端子连接的情形下，在微型计算机内形成的对I/O端口的影响是所关切的事。在此情形下，作为I/O端口的部件的输入/输出缓冲器是非激活的（高阻抗（H-Z）状态）。担心的是输出缓冲器的漏电流干扰石英振荡电路的正常工作。日本未审查专利公布文献2004-104754（专利文献1）公开了如下半导体装置的配置：在该半导体装置中，具有薄栅氧化膜的晶体管的驱动电路的栅极漏电流被抑制。在与外部端子连接的输出晶体管保持导通状态的情形下，通过使横跨输出晶体管的源极和栅极施加的电压比电源电压低，以抑制栅极漏电流。【专利文献】专利文献1：日本未审查专利公开文献第2004-104754
技术实现思路
尽管专利文献1公开了抑制处于导通状态的晶体管的栅极漏电流的配置，但并未公开抑制处于非激活状态的晶体管的源极和漏极之间的漏电流的配置。因此，不能抑制作为处于非激活的I/O端口的元件的输出缓冲器的漏电流施加在石英振荡器电路上的影响。根据本说明书的描述和附图，上述目的和新颖特征将变得显而易见。根据一种实施方式，半导体装置包括第一端子、与所述第一端子连接的放大电路、和输出缓冲器，该输出缓冲器的输出端子与所述第一端子连接。所述输出缓冲器具有第一导通类型的第一晶体管和第一导通类型的第二晶体管，其中，所述第一晶体管的源极和漏极分别与第一电源配线和第一节点连接，所述第二晶体管的源极和漏极分别与第一节点和所述输出端子连接，并且，响应共同施加至所述第一晶体管和第二晶体管各自的栅极的第一控制信号，以控制所述第一晶体管和第二晶体管的导通状态。根据所述实施方式，时钟可以稳定地产生，而不会受到输出缓冲器的漏电流的影响。附图说明图1是图示根据第一实施方式的半导体装置的配置的框图。图2是第一实施方式中I/O端口及其外围电路的电路图。图3是第一实施方式中输出缓冲器的前级部分和放大电路的电路图。图4是图示当第一实施方式中的石英振荡电路激活时时钟信号波形的示意图。图5是图示第一实施方式中输出缓冲器的后级部分处于非激活状态下的操作的电路图。图6是作为第一实施方式的一种变形示例的I/O端口及其外围电路的电路图。图7是图示第一实施方式的变形示例的输出缓冲器的后级部分处于非激活状态下的操作的电路图。具体实施方式在下文中，将参考附图对实施方式进行描述。在实施方式的阐述中提到数字、数量等的情形下，除非另有说明，本专利技术并不限于该数字、数量等。在实施方式的这些附图中相同的参考符号和参考标号表示相同的部件或相应的部件。在实施方式的阐述中，存在对赋予相同参考符号等的部件的描述不进行重复的情形。第一实施方式参考图1，将描述根据第一实施方式的半导体装置LSI的配置。半导体装置LSI是由单个半导体衬底上形成的集成电路构成的微型计算机并且具有CPU（CentralProcessingUnit,中央处理单元）1、SRAM（StaticRandomAccessMemory，静态随机存取存储器）2、NVM（rewritablenonvolatilememory,可重写非易失性存储器，例如闪存）3、内部总线4、PLL（Phase-lockedloopcircuit,锁相环电路）5、REG（寄存器）6、接口电路7和实时时钟10。在半导体装置LSI的外围区域8中，设置多个外部端子9（设置在外围区域8内并且包括未分配参考标号的其他多个方形图案）和具有与外部端子9连接的多个I/O端口的I/O端口部分I/On。向电源端子VCC和VSS分别提供电源电压VCC和VSS（VCC和VSS在本说明书中也表示相应的电源电压）。例如，电源电压VSS为0V，电源电压VCC是适于半导体装置LSI操作的正电压。内部总线4是连接CPU1、SRAM2和NVM3的总线，并且在CPU1存取SRAM2和NVM3时使用。PLL产生微型计算机的操作时钟并且将该操作时钟提供至诸如CPU1之类的功能单元。接口电路7接收来自微型计算机装置LSI内的I/O端口部分I/On和功能单元的信号或向所述I/O端口部分I/On和功能单元输出信号。具体而言，接口电路7具有：用于将外部的模拟信号转换为数字信号的模拟-数字转换器ADC、用于将半导体装置LSI内产生的数字信号转换为模拟信号并将该模拟信号输出至半导体装置LSI的外部的数字-模拟转换器DAC、用于将从半导体装置的外部（或内部）接收的模拟信号放大并将放大后的信号提供至半导体装置LSI的内部（或外部）的放大器AMP、以及将从半导体装置LSI的外部接收的模拟信号的电压值与预定电平比较的比较器COMP。下面，将模拟-数字转换器ADC、数字-模拟转换器DAC、放大器AMP、以及比较器COMP统称为模拟电路。模拟电路共同使用I/O端口部分I/On和外部端子9。与接口电路7连接的多个外部端子9是用作I/O端口部分I/On的输入/输出端子还是用作模拟电路的输入/输出端子是由用户通过CPU1进行设定。半导体装置LSI还包括外部端子Xin、外部端子Xout、I/O端口I/O1和I/O2、以及放大电路Aosc。半导体装置LSI的用户根据对实时时钟10的功能的需要确定需要将石英振荡器连接在外部端子Xin和Xout之间。在石英振荡器连接在外部端子Xin和Xout的情形下，放大电路Aosc产生时钟信号CK。将所产生的时钟信号CK提供至实时时钟10。实时时钟10具有计数器电路（未示出），对提供的时钟信号进行计数，并且测定指示当前日期和时间的信号的时间。在没有石英振荡器连接在外部端子Xin和Xout之间时，外部端子充当I/O端口I/O1和I/O2的输入/输出端子。根据外部端子Xin和Xout的使用目的，用户将定义放大电路Aosc的操作状态的操作设定值写入NVM3中的预定区域。操作设定值在半导体装置LSI上电初始化时通过内部总线4和CPU1存储在REG6中。在外部端子Xin和Xout之间连接有石英振荡器的情形下，放大电路Aosc通过操作设定值被设置为激活状态。另一方面，在没有石英振荡器连接的情形下，放大电路Aosc被设置为非激活状态。放大电路Aosc的这两种操作状态均基于从存储操作设定值的REG6输出的信号OSCE而被控制。参考图2，将描述第一实施方式中I/O端口I/O1及其外围电路的电路图。I/O端口I/O1为三态缓冲器并且其状态受信号OE控制。I/O端口I/O1具有输出缓冲器后级部分11a，输出缓冲器前级部分11b，输入缓冲器13，电阻器Re，p型晶体管Mpu，p型晶体管Mpe，以及n型晶体管Mne。本说明书中的晶体管为MOSFET（Metal-Oxide-Semicondu本文档来自技高网...

【技术保护点】
一种半导体装置包括：第一端子；与所述第一端子连接的放大电路；输出缓冲器，该输出缓冲器的输出端子与所述第一端子连接；其中，所述输出缓冲器具有第一导通类型的第一晶体管和所述第一导通类型的第二晶体管，该第一晶体管的源极和漏极分别与第一电源配线和第一节点连接，该第二晶体管的源极和漏极分别与所述第一节点和所述输出端子连接，以及其中，响应共同施加至所述第一晶体管和第二晶体管各自的栅极的第一控制信号而控制所述第一晶体管和第二晶体管的导通状态。

【技术特征摘要】
2012.09.12 JP 2012-2004741.一种半导体装置，包括：第一端子；与所述第一端子连接的放大电路；输出缓冲器，该输出缓冲器的输出端子与所述第一端子连接；其中，所述输出缓冲器具有第一导通类型的第一晶体管和所述第一导通类型的第二晶体管，该第一晶体管的源极和漏极分别与第一电源配线和第一节点连接，该第二晶体管的源极和漏极分别与所述第一节点和所述输出端子连接，以及其中，响应共同施加至所述第一晶体管和第二晶体管各自的栅极的第一控制信号而控制所述第一晶体管和第二晶体管的导通状态。2.根据权利要求1所述的半导体装置，其中所述输出缓冲器还包括第二导通类型的第三晶体管，该第三晶体管的漏极和源极分别与所述第一节点和第二电源配线连接，并且具有被施加所述第一控制信号的栅极。3.根据权利要求2所述的半导体装置，其中所述第三晶体管的栅极长度与栅极宽度的比值比所述第一晶体管的栅极长度与栅极宽度的比值高。4.根据权利要求3所述的半导体装置，其中，响应所述第一控制信号，所述第一晶体管和第二晶体管的导通状态和所述第三晶体管的导通状态成互补方式变化。5.根据权利要求4所述的半导体装置，其中处于非导通状态的所述第二晶体管的源极和漏极之间的电流比处于非导通状态的所述第一晶体管的源极和漏极之间的电流小。6.根据权利要求4所述的半导体装置，其中处于非导通状态的所述第二晶体管的源极电压和漏极电压彼此相等。7.根据权利要求2所述的半导体装置，其中所述输出端子与所述放大电路的输入端子连接，以及其中在所述第二晶体管处于非导通状态的情形下，所述第一节点处的电压与所述放大电路的输入阈值电压相等。8.根据权利要求7所述的半导体装置，其中所述输入阈值电压为所述第一电源配线的电压和所述第二电源配线的电压之间的中间电压。9.一种半导体装置，包括：第一端子；第二端子；放大器，所述放大器连接在所述第一端子和所述第二端子之间，在所述第一端子和第二端子连接有共振电路的情形下，由所述共振电路和所述放大器构成振荡电路；以及第一输出缓冲器，该第一输出缓冲器与所述第一端子连接并且将向所述第一端子输出输入信号，其中所述第一输出缓冲器具有第一p型晶体管、第二p型晶体管、第一n型晶体管、和第二n型晶体管，该第一p型晶体管的源极与用于提供电源电压的第一电源配线连接，该第二p型晶体管的源极与所述第一p型晶体管的漏极连接并且该第二p型晶体管的漏极与所述第一端子连接，该第一n型晶体管的源极与提供接地电压的第二电源配线连接，该第二n型晶体管的源极与所述第一n型晶体管的漏极连接并且该第二n型晶体管的漏极与所述第一端子连接。10.根据权利要求9所述的半导体装置，其中所述第一输出缓冲器还包括第一电通路和第二电通路，其中，所述第一电通路形成在所述第一p型晶体管的漏极和所述第二电源配线之间，该第一电通路与经由第二p型晶体管、第二n型晶体管和第一n型晶体管的连接并行，所述第二电通路形成在所述第一n型晶体管的漏极和所述第一电源配线之间，该第二电通路与经由所述第二n型晶体管、第二p型晶体管和第一p型晶体管的连接并行。11.根据权利要求10所述的半导体装置，其中，所述第一电通路通过第三n型晶体管实现，该第三n型晶体管的漏极与所述第一p型晶体管的漏极连接并且该第三n型晶体管的源极与所述第二电源配线连接，所述第二电通路通过第三p型晶体管实现，该第三p型晶体管的漏极与所述第一n型晶体管的...

【专利技术属性】
技术研发人员：岩渕胜，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP