【技术实现步骤摘要】
半导体装置相关申请的交叉引用在此通过引用并入2012年9月12日提交的日本专利申请第2012-200474号的全部公布内容,包括说明书、附图和摘要。
本专利技术涉及半导体装置,更具体而言,涉及具有使用低漏电流的输出晶体管的半导体装置。
技术介绍
存在通过由在微型计算机内提供的放大电路和与该微型计算机的外部端子连接的石英振荡器组成的石英振荡电路产生向实时时钟提供的时钟信号的已知配置。另一方面,在石英振动器由于微型计算机的外部端子的数目限制而不与外部端子连接的情形下(在实时时钟的功能不是必需的情形下),期望的是还将外部端子用作I/O端口的输入/输出端子。在石英振荡器与外部端子连接的情形下,在微型计算机内形成的对I/O端口的影响是所关切的事。在此情形下,作为I/O端口的部件的输入/输出缓冲器是非激活的(高阻抗(H-Z)状态)。担心的是输出缓冲器的漏电流干扰石英振荡电路的正常工作。日本未审查专利公布文献2004-104754(专利文献1)公开了如下半导体装置的配置:在该半导体装置中,具有薄栅氧化膜的晶体管的驱动电路的栅极漏电流被抑制。在与外部端子连接的输出晶体管保持导通状态的情形下,通过使横跨输出晶体管的源极和栅极施加的电压比电源电压低,以抑制栅极漏电流。【专利文献】专利文献1:日本未审查专利公开文献第2004-104754
技术实现思路
尽管专利文献1公开了抑制处于导通状态的晶体管的栅极漏电流的配置,但并未公开抑制处于非激活状态的晶体管的源极和漏极之间的漏电流的配置。因此,不能抑制作为处于非激活的I/O端口的元件的输出缓冲器的漏电流施加在石英振荡器电路上的影响。根据 ...
【技术保护点】
一种半导体装置包括:第一端子;与所述第一端子连接的放大电路;输出缓冲器,该输出缓冲器的输出端子与所述第一端子连接;其中,所述输出缓冲器具有第一导通类型的第一晶体管和所述第一导通类型的第二晶体管,该第一晶体管的源极和漏极分别与第一电源配线和第一节点连接,该第二晶体管的源极和漏极分别与所述第一节点和所述输出端子连接,以及其中,响应共同施加至所述第一晶体管和第二晶体管各自的栅极的第一控制信号而控制所述第一晶体管和第二晶体管的导通状态。
【技术特征摘要】
2012.09.12 JP 2012-2004741.一种半导体装置,包括:第一端子;与所述第一端子连接的放大电路;输出缓冲器,该输出缓冲器的输出端子与所述第一端子连接;其中,所述输出缓冲器具有第一导通类型的第一晶体管和所述第一导通类型的第二晶体管,该第一晶体管的源极和漏极分别与第一电源配线和第一节点连接,该第二晶体管的源极和漏极分别与所述第一节点和所述输出端子连接,以及其中,响应共同施加至所述第一晶体管和第二晶体管各自的栅极的第一控制信号而控制所述第一晶体管和第二晶体管的导通状态。2.根据权利要求1所述的半导体装置,其中所述输出缓冲器还包括第二导通类型的第三晶体管,该第三晶体管的漏极和源极分别与所述第一节点和第二电源配线连接,并且具有被施加所述第一控制信号的栅极。3.根据权利要求2所述的半导体装置,其中所述第三晶体管的栅极长度与栅极宽度的比值比所述第一晶体管的栅极长度与栅极宽度的比值高。4.根据权利要求3所述的半导体装置,其中,响应所述第一控制信号,所述第一晶体管和第二晶体管的导通状态和所述第三晶体管的导通状态成互补方式变化。5.根据权利要求4所述的半导体装置,其中处于非导通状态的所述第二晶体管的源极和漏极之间的电流比处于非导通状态的所述第一晶体管的源极和漏极之间的电流小。6.根据权利要求4所述的半导体装置,其中处于非导通状态的所述第二晶体管的源极电压和漏极电压彼此相等。7.根据权利要求2所述的半导体装置,其中所述输出端子与所述放大电路的输入端子连接,以及其中在所述第二晶体管处于非导通状态的情形下,所述第一节点处的电压与所述放大电路的输入阈值电压相等。8.根据权利要求7所述的半导体装置,其中所述输入阈值电压为所述第一电源配线的电压和所述第二电源配线的电压之间的中间电压。9.一种半导体装置,包括:第一端子;第二端子;放大器,所述放大器连接在所述第一端子和所述第二端子之间,在所述第一端子和第二端子连接有共振电路的情形下,由所述共振电路和所述放大器构成振荡电路;以及第一输出缓冲器,该第一输出缓冲器与所述第一端子连接并且将向所述第一端子输出输入信号,其中所述第一输出缓冲器具有第一p型晶体管、第二p型晶体管、第一n型晶体管、和第二n型晶体管,该第一p型晶体管的源极与用于提供电源电压的第一电源配线连接,该第二p型晶体管的源极与所述第一p型晶体管的漏极连接并且该第二p型晶体管的漏极与所述第一端子连接,该第一n型晶体管的源极与提供接地电压的第二电源配线连接,该第二n型晶体管的源极与所述第一n型晶体管的漏极连接并且该第二n型晶体管的漏极与所述第一端子连接。10.根据权利要求9所述的半导体装置,其中所述第一输出缓冲器还包括第一电通路和第二电通路,其中,所述第一电通路形成在所述第一p型晶体管的漏极和所述第二电源配线之间,该第一电通路与经由第二p型晶体管、第二n型晶体管和第一n型晶体管的连接并行,所述第二电通路形成在所述第一n型晶体管的漏极和所述第一电源配线之间,该第二电通路与经由所述第二n型晶体管、第二p型晶体管和第一p型晶体管的连接并行。11.根据权利要求10所述的半导体装置,其中,所述第一电通路通过第三n型晶体管实现,该第三n型晶体管的漏极与所述第一p型晶体管的漏极连接并且该第三n型晶体管的源极与所述第二电源配线连接,所述第二电通路通过第三p型晶体管实现,该第三p型晶体管的漏极与所述第一n型晶体管的...
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