一种硬件容错电路制造技术

本发明专利技术属于有线数字通信领域，具体为一种硬件容错电路，包括设有CPU的单板，其特征在于：所述CPU芯片具有一个硬件复位管脚、两个通用输入输出管脚和一组本地总线引脚，所述CPU芯片的硬件复位管脚、两个通用输入输出管脚和本地总线引脚分别直接联接到CPLD芯片，所述单板上的一条周期脉冲输入信号线联接到CPLD芯片。本发明专利技术具有如下优点：1、可根据喂狗信号变化周期的时间要求动态调整喂狗时间间隔参数，以适配不同的应用场景；2、可与多种CPU配套使用，兼容性高。

【技术实现步骤摘要】
【专利摘要】本专利技术属于有线数字通信领域，具体为一种硬件容错电路，包括设有CPU的单板，其特征在于：所述CPU芯片具有一个硬件复位管脚、两个通用输入输出管脚和一组本地总线引脚，所述CPU芯片的硬件复位管脚、两个通用输入输出管脚和本地总线引脚分别直接联接到CPLD芯片，所述单板上的一条周期脉冲输入信号线联接到CPLD芯片。本专利技术具有如下优点：1、可根据喂狗信号变化周期的时间要求动态调整喂狗时间间隔参数，以适配不同的应用场景；2、可与多种CPU配套使用，兼容性高。【专利说明】一种硬件容错电路
本专利技术属于有线数字通信领域，具体为一种硬件容错电路。
技术介绍
在硬件电路系统设计中，无法保证单板的软硬件系统不存在任何错误，因此单板的容错技术是必不可少的，一般使用硬件看门狗电路来检测单板的运行健康状态，如果出现任务挂起等软件或硬件异常，则可以自动重启单板，达到容错的目的。XPC860系列芯片是通信领域广泛使用的一款多用途微控制器芯片。在目前通用的电路设计中，一般使用XPC860系列芯片内置的看门狗模块或者是使用专用电路芯片来完成单板的看门狗功能，实现硬件容错。但分析这两种硬件电路实现，发现存在以下一些不足。a)芯片内置看门狗采用内部寄存器控制，时钟分频因子以及计数值有限制，看门狗控制程序和应用程序之间有较紧密的联系，且无法进行合理调整，会导致应用程序功能受到约束。如XPC866芯片工作时钟处于IOOMHz情况下，最长喂狗时间间隔约为1.35秒，不利于完成嵌入式操作系统启动时相关的程序代码。b) XPC860系列芯片内置的看门狗模块的控制非常严格，每次芯片硬件重启后只能打开或者关闭看门狗I次，不能灵活处理看门狗的开启、关闭，不利于单板应用软件的功能调试和集成。c)如果使用外置专用电路芯片来完成单板的看门狗功能，则喂狗时间间隔一般为确定值，如典型值在1.6s左右，无法实现动态的喂狗时间间隔以匹配单板在不同时期的容错需求。
技术实现思路
本专利技术的目的在于克服上述不足，提供一种可灵活控制、可动态调整喂狗时间间隔参数的硬件容错电路。为实现上述技术目的，本专利技术提供的方案是:一种硬件容错电路，包括设有CPU的单板，所述CPU芯片具有一个硬件复位管脚、两个通用输入输出管脚和一组本地总线引脚。所述CPU芯片的硬件复位管脚、两个通用输入输出管脚和本地总线引脚分别直接联接到CPLD芯片。所述单板上的一条周期脉冲输入信号线联接到CPLD芯片，此周期脉冲输入信号线可以选用该单板上已有的一种周期脉冲信号，常见的情况是使用单板上一个时钟信号 而且，所述CPLD芯片包括计数器模块、复位脉冲发生器模块和计数上限寄存器模块，计数上限寄存器模块分别与本地总线、计数器模块联接，所述CPU芯片的一个通用输入输出管脚分别联接计数器模块和复位脉冲发生器模块，所述CPU芯片的另一个通用输入输出管脚联接计数器模块，所述单板上的周期脉冲输入信号线分别联接计数器模块和复位脉冲发生器模块，计数器模块与复位脉冲发生器模块联接。而且，所述计数器模块包含高电平计数器和低电平计数器两个计数器。而且，所述CPU芯片是XPC860系列芯片。本专利技术具有如下优点:1、可将喂狗信号周期典型值灵活控制在100ms-4s之间，可根据喂狗信号变化周期的时间要求动态调整喂狗时间间隔参数，以适配不同的应用场景；2、可与包括XPC860系列芯片在内的多种CPU配套使用，只要该CPU芯片能提供一个硬件复位管脚、两个通用输入输出管脚以及一组本地总线引脚即可实现，兼容性高。【专利附图】【附图说明】图1为本专利技术容错电路设计图。图2为本专利技术容错电路的CPLD功能原理框图。图3为本专利技术容错电路的工作时序图。图4为本专利技术容错电路的计数上限寄存器读时序图。图5为本专利技术容错电路的计数上限寄存器写时序图。【具体实施方式】下面结合附图及实施例对本专利技术作进一步说明。本实施例提供一种硬件容错电路，如图1所示，包括设有CPU的单板，所述CPU芯片具有一个硬件复位管脚(下文称HReset)、两个通用输入输出管脚(下文称GP10)和一组本地总线引脚。所述CPU芯片的HReset、两个GPIO和本地总线引脚分别直接联接到CPLD芯片。CPU芯片通过控制两个GPIO管脚输出高低电平来控制CPLD的内部看门狗电路工作，这两个GPIO在分别称作WDFeed和WDEnable，分别完成喂狗和看门狗启停控制功能。CPU芯片通过控制本地总线信号实现对CPLD内部看门狗控制寄存器的操作。所述单板上的一条周期脉冲输入信号线(下文称WDClk)联接到CPLD芯片，此周期脉冲输入信号可以选用该单板上已有的一种周期脉冲信号，常见的情况是使用单板上一个时钟信号。CPU芯片通过设置内部寄存器值使WDEnable和WDFeed引脚成为输出端口，连接CPLD芯片，提供看门狗使能信号和喂狗信号，CPLD芯片通过内部逻辑操作控制HReset信号对CPU芯片进行复位。考虑到系统初上电时期CPU管脚状态的不可预知性，将HReset和WDEnable通过2个4.7千欧的电阻上拉到逻辑高电平Vcc。CPU芯片通过控制本地总线实现对看门狗内部寄存器的操作，本地总线一般由8位数据线、I根片选和I根读写信号线组成，CPLD芯片通过内部逻辑来实现参数寄存器的功能。当看门狗使能信号WDEnable有效时，看门狗通过WDFeed信号的高低电平变化来判断单板是否出现软硬件故障，如果WDFeed信号的高电平或低电平维持时间大于看门狗计数器的最大计数时间，看门狗则认为软件或硬件出现故障，此时CPLD内部看门狗会驱动HReset管脚将CPU硬复位，使CPU重新开始启动运行恢复到工作状态，达到单板容错的目的。进一步的，如图2所示，所述CPLD芯片包括计数器模块、复位脉冲发生器模块和计数上限寄存器模块。计数上限寄存器模块分别与本地总线、计数器模块联接，实现对看门狗计数器计数阀值的控制。所述CPU芯片的一个通用输入输出管脚分别联接计数器模块和复位脉冲发生器模块，所述CPU芯片的另一个通用输入输出管脚联接计数器模块，所述单板上的周期脉冲输入信号线分别联接计数器模块和复位脉冲发生器模块，计数器模块与复位脉冲发生器模块联接。进一步的，所述计数器模块包含高电平计数器和低电平计数器两个计数器。他们以WDClk上的时钟为计数时钟。高电平计数器负责对喂狗信号TOFeed的高电平进行计数，当WDFeed为低电平时计数器清零，否则高电平计数器加I ;低电平计数器负责对WDFeed的低电平进行计数，当WDFeed为高电平时计数器清零，否则低电平计数器加I。一旦任何一个计数器的计数超过计数阀值，则输出低电平到复位脉冲发生器。复位脉冲发生器模块能够利用工作时钟WDClk输出低电平复位脉冲，当计数器输出低电平，并且使能信号WDEnable有效时，则脉冲发生器模块开始工作，输出低电平复位脉冲到HReset。进一步的，所述CPU芯片是XPC860系列芯片。整个容错电路的基本工作原理以及工作时序如图3所示(注:T1=T2 < 8ms*计数上限寄存器值，T3 > 8ms*计数上限寄存器值)。主要过程如下: 1)单板加电后，XPC860的GPIO管脚默认为输入，由于上拉电阻Rl存在，WDEnabl本文档来自技高网...

【技术保护点】
一种硬件容错电路，包括设有CPU的单板，其特征在于：所述CPU芯片具有一个硬件复位管脚、两个通用输入输出管脚和一组本地总线引脚，所述CPU芯片的硬件复位管脚、两个通用输入输出管脚和本地总线引脚分别直接联接到CPLD芯片，所述单板上的一条周期脉冲输入信号线联接到CPLD芯片。

【技术特征摘要】

【专利技术属性】
技术研发人员：蔡立安，淳增辉，邓玉华，陈昊，郑霞，郭浩，徐鹏飞，汤灵，程晓，李三，张翼，邓松，徐翔，何裕舒，吴昊，
申请(专利权)人：中国船舶重工集团公司第七二二研究所，
类型：发明
国别省市：湖北;42