本发明专利技术提供一种半导体器件，提高将平面尺寸不同的多个半导体芯片层叠的半导体器件的各半导体芯片的设计自由度。在布线基板(2)上搭载有逻辑芯片(LC)、再布线芯片(RDC)以及平面尺寸比逻辑芯片大的存储芯片(MC1)。逻辑芯片(LC)和存储芯片经由再布线芯片电连接。再布线芯片具有形成于与布线基板相对的表面(3a)的多个表面电极(3ap)和形成于表面(3a)的相反侧的背面(3b)的多个背面电极(3bp)。另外，再布线芯片具有多个贯通电极(3tsv)以及形成于表面(3a)或背面(3b)并将多个贯通电极(3tsv)与多个表面电极(3ap)或多个背面电极(3bp)电连接的多条引出布线(RDL)。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种半导体器件，提高将平面尺寸不同的多个半导体芯片层叠的半导体器件的各半导体芯片的设计自由度。在布线基板(2)上搭载有逻辑芯片(LC)、再布线芯片(RDC)以及平面尺寸比逻辑芯片大的存储芯片(MC1)。逻辑芯片(LC)和存储芯片经由再布线芯片电连接。再布线芯片具有形成于与布线基板相对的表面(3a)的多个表面电极(3ap)和形成于表面(3a)的相反侧的背面(3b)的多个背面电极(3bp)。另外，再布线芯片具有多个贯通电极(3tsv)以及形成于表面(3a)或背面(3b)并将多个贯通电极(3tsv)与多个表面电极(3ap)或多个背面电极(3bp)电连接的多条引出布线(RDL)。【专利说明】半导体器件
本专利技术涉及半导体器件的技术，尤其涉及有效适用于将平面尺寸不同的多个半导体芯片层叠的半导体器件的技术。
技术介绍
在日本特开2011-187574号公报(专利文献I)中，记载了在多个存储芯片的层叠体与布线基板之间配置有具备贯通电极的半导体芯片的半导体器件。另外，在日本特开2008-91638号公报(专利文献2)、日本特开2008-91640号公报(专利文献3)中，记载了包含多个半导体芯片的层叠体的、多个半导体芯片搭载并一并封固在布线基板上的半导体器件。另外，在日本特表2010-538358号公报(专利文献4)中，作为层叠多个半导体芯片的方法，记载了以晶片级进行层叠的方法以及以芯片级进行层叠的方法。现有技术文献专利文献专利文献1:日本特开2011-187574号公报专利文献2:日本特开2008-91638号公报专利文献3:日本特开2008-91640号公报专利文献4:日本特表2010-538358号公报
技术实现思路
本申请专利技术人研究了使在布线基板上层叠有多个半导体芯片的半导体器件的性能提高的技术。作为其中一个环节，对所谓的SIP(System In Package:系统级封装)型的半导体器件进行了研究，即:通过将多个半导体芯片(例如，存储芯片和控制该存储芯片的控制芯片)搭载在I个半导体器件内而由该I个半导体器件构筑系统。作为多个半导体芯片的层叠方法，有在半导体芯片形成贯通电极并经由该贯通电极将多个半导体芯片相互电连接的方式。该方式能够将层叠的多个半导体芯片间不经由导线而连接，因此能够减小半导体芯片间的传输距离。然而，在层叠平面尺寸不同的多个半导体芯片的情况下，本申请专利技术人发现在各半导体芯片的设计自由度这一点上受到很大制约。其他课题和新型特征将从本说明书的记载以及附图得以明确。一个实施方式的半导体器件具有:搭载在布线基板上的第I半导体芯片、第2半导体芯片以及平面尺寸比上述第I半导体芯片大的第3半导体芯片。另外，上述第I半导体芯片和上述第3半导体芯片经由上述第2半导体芯片而电连接。另外，上述第2半导体芯片具有:与上述布线基板相对的表面、形成于上述表面的多个表面电极、上述表面的相反侧的背面、以及形成于上述背面并与上述多个表面电极电连接的多个背面电极。另外，上述第2半导体芯片具有:从上述表面和上述背面中的一个面贯通到另一个面的多个贯通电极、以及形成于上述表面或上述背面并将上述多个贯通电极与上述多个表面电极或上述多个背面电极电连接的多条引出布线。另外，上述第I半导体芯片配置在上述第2半导体芯片与上述布线基板之间或上述第2半导体芯片的旁边、并与上述第2半导体芯片的上述多个表面电极电连接。另外，上述第3半导体芯片配置在上述第2半导体芯片上、并与上述第2半导体芯片的上述多个背面电极电连接。专利技术的效果根据上述的一个实施方式，能够提高上述第I半导体芯片的设计自由度。【专利附图】【附图说明】图1是作为一个实施方式的半导体器件的立体图。图2是图1所示的半导体器件的仰视图。图3是表示除去了图1所示的封固体的状态下的布线基板上的半导体器件的内部构造的透视俯视图。图4是沿图1的A-A线剖视图。图5是示意性地表示图1?图4所示的半导体器件的电路结构例的说明图。图6是图4所示的A部的放大剖视图。图7是简单表示图4所示的多个半导体芯片的层叠构造的说明图。图8是表示图4所示的存储芯片的表面侧的布局例的俯视图。图9是表不图8所不的存储芯片的背面侧的一例的俯视图。图10是表示图4所示的逻辑芯片的表面侧的布局例的俯视图。图11是表示图10所示的逻辑芯片的背面侧的一例的俯视图。图12是表示图4所示的再布线芯片的表面侧的布局例的俯视图。图13是表示图12所示的再布线芯片的背面侧的一例的俯视图。图14是表示作为对图3的变形例的半导体器件的内部构造的透视俯视图。图15是表示作为对图3的另一变形例的半导体器件的内部构造的透视俯视图。图16是表示使用图1?图13说明的半导体器件的制造工序的概要的说明图。图17是表示在图16所示的基板准备工序中准备的布线基板的整体构造的俯视图。图18是图17所示的I个器件区域的放大俯视图。图19是沿图18的A-A线的放大剖视图。图20是表示图18的相反侧的面的放大俯视图。图21是表示在图13所示的芯片搭载区域配置有粘结材料的状态的放大俯视图。图22是沿图21的A-A线的放大剖视图。图23是示意性地表示具备图6所示的贯通电极的半导体芯片的制造工序的概要的说明图。图24是接着图23示意性地表示半导体芯片的制造工序的概要的说明图。图25是表示在图16所示的布线基板的芯片搭载区域上搭载有逻辑芯片的状态的放大俯视图。图26是沿图25的A-A线的放大剖视图。图27是表示在图25所示的半导体芯片的背面及其周围配置有粘结材料的状态的放大俯视图。图28是沿图27的A-A线的放大剖视图。图29是表示在图27所示的逻辑芯片的背面上搭载有再布线芯片的状态的放大俯视图。图30是沿图29的A-A线的放大剖视图。图31是表示在图29所示的半导体芯片的背面及其周围配置有粘结材料的状态的放大俯视图。图32是沿图31的A-A线的放大剖视图。图33是示意性地表示图4所示的存储芯片的层叠体的组装工序的概要的说明图。图34是接着图33示意性地表示存储芯片的层叠体的组装工序的概要的说明图。图35是表示在图31所示的再布线芯片的背面上搭载有存储芯片的层叠体的状态的放大俯视图。图36是沿图35的A-A线的放大剖视图。图37是表示在图36所示的布线基板上形成封固体，并将层叠的多个半导体芯片封固的状态的放大剖视图。图38是表示图37所示的封固体的整体构造的俯视图。图39是表示在图37所示的布线基板的多个接合区上接合有焊锡球的状态的放大首1J视图。图40是表示使图39所示的多片式(多数個取>9 )布线基板单片化的状态的剖视图。图41是作为对图4的变形例的半导体器件的剖视图。图42是表示除去了图41所示的封固体的状态下的布线基板上的半导体器件的内部构造的透视俯视图。图43是示意性地表示图41及图42所示的半导体器件的电路结构例的说明图。图44是示意性地表示作为对图5的变形例的半导体器件的电路结构例的说明图。图45是作为对图41的变形例的半导体器件的剖视图。图46是表示与图7对应的第I研究例的放大剖视图。图47是表示与图7对应的第2研究例的放大剖视图。附图标记说明1、la、lb、Ic 半导体器件2布线基板2a上表面(面、主面、芯片搭载面)2b下本文档来自技高网...
【技术保护点】
一种半导体器件，包括：布线基板，其具有第1面以及与所述第1面相反侧的第2面；第1半导体芯片，其具有：第1表面；形成于所述第1表面的多个第1表面电极；与所述第1表面相反侧的第1背面；以及多个第1背面电极，其形成于所述第1背面、并分别与所述多个第1表面电极电连接、且形成在俯视时与所述多个第1表面电极分别重叠的位置，该第1半导体芯片以所述第1表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第1面上；第2半导体芯片，其具有：第2表面；多个第2表面电极，其形成于所述第2表面、并分别与所述多个第1背面电极电连接；与所述第2表面相反侧的第2背面；多个第2背面电极，其形成于所述第2背面并分别与所述多个第2表面电极电连接；多个贯通电极，其从所述第2表面和所述第2背面中的一个面贯通到另一个面；以及多条引出布线，其形成于所述第2表面或所述第2背面，将所述多个贯通电极与所述多个第2表面电极或所述多个第2背面电极电连接，该第2半导体芯片搭载在所述第1半导体芯片的所述第1背面上；第3半导体芯片，其具有：第3表面；形成于所述第3表面并分别与所述多个第2背面电极电连接的多个第3表面电极；以及与所述第3表面相反侧的第3背面，该第3半导体芯片以所述第3表面与所述第2半导体芯片相对的方式搭载在所述第2半导体芯片上；以及多个外部端子，其形成于所述布线基板的所述第2面，所述第3半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：菊池卓，菊池隆文，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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