改善位线电容的半导体结构制造技术

本发明专利技术公开了一种改善位线电容的半导体结构，包括一衬底、一存储器叠层结构、多条位线、一第一阶梯接触结构、一第一组晶体管结构以及一第一导电线；第一阶梯接触结构形成于衬底上；第一阶梯接触结构包括多层导电平面以及多层绝缘平面，此多层导电平面通过此多层绝缘平面分开，用以分层连接多条位线至存储器叠层结构；第一组晶体管结构形成于此多条位线通往此多层导电平面所经过的一第一区块中；第一组晶体管结构具有一环绕第一区块周围的第一栅极；第一导电线连接第一栅极，以控制第一栅极的电压。

【技术实现步骤摘要】
改善位线电容的半导体结构
本专利技术是有关于一种半导体结构，且特别是有关于一种改善位线电容的半导体结构。
技术介绍
随着半导体技术的发展，对于存储器装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，需要制造高元件密度的存储器装置。由于存储器装置的阈值尺寸已经降低到技术的极限，因此设计者开发出一种三维叠层存储器装置，能提高存储器的密度，以达成更高的存储容量，同时降低单位元件的尺寸。然而，在三维叠层结构中，连接不同叠层区块的位线使各个叠层区块的电容彼此并联，导致位线的电容为各个叠层区块的电容加总，容易对位信号的传输造成延迟。
技术实现思路
本专利技术是有关于一种改善位线电容的半导体结构，是在三维叠层存储器中加入独立控制的电路，使各个叠层区块的电容彼此独立或只有少部分的叠层区块的电容是并联的，以避免位线的电容过高而造成信号延迟。根据本专利技术的一方面，提出一种改善位线电容的半导体结构，其包括一衬底、一存储器叠层结构、多条位线、一第一阶梯接触结构、一第一组晶体管结构以及一第一导电线；位线横跨于形成于衬底上的存储器叠层结构上；第一阶梯接触结构形成于衬底上；第一阶梯接触结构包括多层导电平面以及多层绝缘平面，此多层导电平面通过此多层绝缘平面分开，用以分层连接多条位线至存储器叠层结构；第一组晶体管结构形成于此多条位线通往此些导电平面所经过的一第一区块中；第一组晶体管结构具有一环绕第一区块周围的第一栅极；第一导电线连接第一栅极，以控制第一栅极的电压。根据本专利技术的另一方面，提出一种改善位线电容的半导体结构，其包括一衬底、一列存储器叠层结构、多条位线及多条主位线、一第一阶梯接触结构、一第一组晶体管结构以及一第一导电线；位线及主位线横跨于形成于衬底上的此列存储器叠层结构上；第一阶梯接触结构形成于衬底上，第一阶梯接触结构分别包括多层导电平面以及多层绝缘平面，此多层导电平面通过此多层绝缘平面分开，用以分层连接此多条位线至此存储器叠层结构；第一组晶体管结构形成于此多条主位线通往此多层导电平面所经过的一第一区块中，第一组晶体管结构具有一环绕第一区块周围的第一栅极；第一导电线连接第一栅极，以控制第一栅极的电压。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下:【附图说明】图1绘示依照本专利技术一实施例的改善位线电容的半导体结构的俯视示意图。 图2绘示图1的阶梯接触结构沿着1-1线的剖面示意图。图3绘示位于晶体管结构上方的结构示意图。图4进一步绘示阶梯接触结构的配置图。图5A及图5B绘示图1的位线加入晶体管结构之前与之后的等效电容示意图。图6A至图6G进一步绘示图2中一晶体管结构的制作方法。图7绘示依照本专利技术另一实施例的改善位线电容的半导体结构的俯视示意图。图8进一步绘示图7中阶梯接触结构与晶体管结构的立体图。图9绘示图7的晶体管结构沿着V-V线的剖面示意图。图1OA及图1OB绘示图7的位线加入晶体管结构之前与之后的等效电容示意图。【主要元件符号说明】100、100’:半导体结构110、110’:存储器叠层结构111:衬底112: SSL 栅极结构114:来源线116:导电条纹118:导电线120、121、122、121，、122，:阶梯接触结构120a:导电平面120b:绝缘平面131、132、131，、132，:导电线BLl ~BL4、BL1’~BL4’:位线BLT、BLT1、BLT2、BLT-1、BLT-2:晶体管结构HB:水平区块PG、PGl ~PG4:导电插塞PH:贯穿孔123:栅绝缘层124:半导体层125:第一绝缘层126:栅极层127:第二绝缘层128:第三绝缘层129:掩模层130:层间介电层S/D:掺杂区PG-1、PG-2:导电插塞140:叠层结构140a:半导体层140b:绝缘层141:栅绝缘层142:栅极层143:第三阶梯接触结构VB:垂直区块MBL:主位线BLT’、BLTl’、BLT2’、BLT-r、BLT-2’:晶体管结构LN:衬层CO:导体【具体实施方式】本实施例公开的改善位线电容的半导体结构，是在三维叠层存储器中加入独立控制的电路，例如沿着水平方向排列的多个晶体管结构或沿着水平/垂直方向排列的晶体管阵列结构，此电路中的一组晶体管结构可被选择开启，以使不同序列的位线经由晶体管开启而耦接至一部分的存储器叠层结构，而另一组晶体管结构被选择关闭，以使不同序列的位线经由晶体管关闭而与其他部分的存储器叠层结构保持断路。因此，位线的电容为选择开启的存储器叠层结构的电容加总，故本专利技术的半导体结构可有效解决位线的电容过高而造成信号延迟的问题。以下是提出各种实施例进行详细说明，实施例仅用以作为范例说明，并非用以限缩本专利技术欲保护的范围。第一实施例请参照图1，其绘示依照本专利技术一实施例的改善位线电容的半导体结构100的俯视示意图。以4条依序排列的位线BLl?BL4为例，存储器叠层结构110位于第一阶梯接触结构121与第二阶梯接触结构122之间，存储器叠层结构110例如为三维与非门(NAND)闪存，其具有多层存储器平面，例如按照由下往上的顺序依序排列，而第一位线BLl经由第一阶梯接触结构121连接至第一层存储器平面，第二位线BL2经由第一阶梯接触结构121连接至第二层存储器平面，依此类推。同样地，不同的位线BLl?BL4例如经由第二阶梯接触结构122连接至不同的存储器平面。在一实施例中，第一阶梯接触结构121与第二阶梯接触结构122例如分别连接相同存储器平面但交错排列的第一导电条纹(奇数列)与第二导电条纹(偶数列)，第一导电条纹与第二导电条纹构成指状交叉排列的导电条纹组。有关存储器叠层结构110、阶梯接触结构121?122以及导电条纹的细部结构的介绍，请一并参照本案专利技术人于2011年I月18日申请的中国台湾专利第100101846号的「半导体结构及其制造方法」以及2010年10月11日申请的中国台湾专利第100136822号的「改良位线电容单一性的3D阵列存储器结构」。在本实施例中，为了控制位线BLl?BL4的电容，是在第一阶梯接触结构121的上方及第二阶梯接触结构122的上方分别形成第一组晶体管结构BLTl、第二组晶体管BLT2以及分别连接晶体管结构的栅极的第一导电线131、第二导电线132。导电线输入一电压，用以选择性开启或关闭第一组及第二组晶体管结构BLT1、BLT2之一，以控制位线BLl?BL4的电容。请参照图2，其绘示图1的阶梯接触结构121沿着1-1线的剖面示意图。以一衬底Ill上例如形成四层导电平面120a与四层绝缘平面120b交错排列的阶梯接触结构120为例，各个位线BLl?BL4通过依序形成于各个导电平面120a上的导电插塞PGl?PG4与不同导电平面120a电性连接，因此各个位线BLl?BL4的电容是由不同导电平面120a间的电容组合而成。导电平面120a的材质例如是多晶硅或金属。此外，绝缘平面120b的材质例如是氧化硅或氮氧化硅。导电插塞PGl?PG4的材质例如是多晶硅或钨。在一实施例中，晶体管结构BLT形成于阶梯接触结构120的上方，其包括一第一绝缘层125、一栅极层126、一第二绝缘层127、一位于贯穿孔PH内壁上的栅绝缘层123以及一通过栅绝缘层123本文档来自技高网...

【技术保护点】
一种改善位线电容的半导体结构，其包括：一衬底；一存储器叠层结构，形成于该衬底上；多条位线，横跨于该存储器叠层结构上；一第一阶梯接触结构，形成于该衬底上，该第一阶梯接触结构包括交错叠层的多层导电平面以及多层绝缘平面，该多层导电平面通过该多层绝缘平面分开，用以分层连接多条位线至该存储器叠层结构；一第一组晶体管结构，形成于该多条位线通往该多层导电平面所经过的一第一区块中，该第一组晶体管结构具有一环绕该第一区块周围的第一栅极；以及一第一导电线，连接该第一栅极，以控制该第一栅极的电压。

【技术特征摘要】
1.一种改善位线电容的半导体结构，其包括: 一衬底； 一存储器叠层结构，形成于该衬底上； 多条位线，横跨于该存储器叠层结构上； 一第一阶梯接触结构，形成于该衬底上，该第一阶梯接触结构包括交错叠层的多层导电平面以及多层绝缘平面，该多层导电平面通过该多层绝缘平面分开，用以分层连接多条位线至该存储器叠层结构； 一第一组晶体管结构，形成于该多条位线通往该多层导电平面所经过的一第一区块中，该第一组晶体管结构具有一环绕该第一区块周围的第一栅极；以及一第一导电线，连接该第一栅极，以控制该第一栅极的电压。2.根据权利要求1所述的半导体结构，其中该第一组晶体管结构包括形成于该第一阶梯接触结构上方的一第一绝缘层、一栅极层、一第二绝缘层、一位于一贯穿孔内壁上的栅绝缘层以及一通过该栅绝缘层与该栅极层隔绝的一半导体层，该贯穿孔贯穿该第一绝缘层、该栅极层以及该第二绝缘层，该半导体层位于该贯穿孔中，且该半导体层邻近于该第二绝缘层的一端具有一掺杂区，以作为该晶体管结构的源极区或漏极区，其中该第一组晶体管结构上方更包括一掩模层，覆盖于该第二绝缘层上。3.根据权利要求2所述的半导体结构，更包括一形成于该贯穿孔中且覆盖该半导体层的第三绝缘层。`4.根据权利要求2所述的半导体结构，更包括: 一层间介电层，覆盖于该掩模层上；以及 一导电插塞，该导电插塞贯穿该掩模层以及该层间介电层而形成于该晶体管结构上。5.根据权利要求4所述的半导体结构，更包括另一导电插塞，该另一导电插塞贯穿该掩模层、该层间介电层以及该第二绝缘层而形成于该栅极层上。6.根据权利要求2所述的半导体结构，其中该栅绝缘层的材质包括氧化硅，该栅极层为掺杂多晶娃层。7.根据权利要求1所述的半导体结构，更包括: 一第二阶梯接触结构，形成于该衬底上，用以分层连接该多条位线至该存储器叠层结构； 一第二组晶体管结构，形成于该多条位线通...

【专利技术属性】
技术研发人员：陈士弘，吕函庭，谢光宇，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：