本发明专利技术公开了一种基于可逆逻辑的4位阵列乘法器，该乘法器由一个基于可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加法器分层级联而成，所述乘法器输入端口输入两组4位二进制数，经过所述部分积产生模块计算并输出16个部分积P30-P00、P01-P31、P32-P02、P33-P03，其中P00为最低位计算结果P0，将除P00之外的其它15个部分积分别输入所对应的错位级联的三个所述4位进位跳跃加法器中，逐级计算可得结果P7-P1，P7-P0即为该基于可逆逻辑的4位阵列乘法器输出的计算结果。显著效果是：本发明专利技术在设计过程中均遵从可逆逻辑设计原则，在保证器件运算功能的前提条件下，能够大幅度减少电路延时，减少能量损耗。
【技术实现步骤摘要】
基于可逆逻辑的4位阵列乘法器
本专利技术涉及微电子
，具体地说，是一种数字电路阵列乘法器设计。
技术介绍
随着集成电路设计与工艺的发展，电子工程师将越来越多的高频率逻辑元器件放入了越来越小的集成电路中。而同时，逻辑元器件的功耗与发热问题已经引起了越来越多人的注意，因为这些问题不仅仅会导致资源的浪费，而且过热的温度也会使逻辑元器件发生损坏。根据兰道尔原则(Landauer’S principle):任何信息逻辑上不可逆操作,每擦除I位的信息，必然会产生ln(2x*k*T)的热量，k代表玻耳兹曼常数，T代表温度。而逻辑元器件中所产生的所有不必要的热量会导致能量的损失，同时过高的温度也会使电子元器件工作变得不稳定。所以，根据兰道尔原则如果在所需的电路中所有的逻辑元器件都使用可逆逻辑门，或者说在设计电路时所有的电路模块都是基于可逆逻辑思想设计的，那么所设计的电路中的能量损耗将降到最低水准，或者可以完全避免。目前，乘法器在当今数字信号处理与各类数字电路应用中扮演着非常重要的角色。因此，随着科学技术的发展，越来越多的科研工作者正在努力设计出计算效率更高、功耗更低、布局更加合理而且电路面积更加节省的乘法器，从而使乘法器能够在各种各样的高速低功耗超大规模集成电路中稳定运行，同时能够紧随世界上数字集成电路技术的发展步伐。传统的阵列乘法器有功耗相对大，发热相对高且计算延时较大的缺点。专利号为201010257572.X公开了一种基于可逆“ZS”系列门的阵列乘法器的设计与实现方法，该方法将量子计算机中可逆的含义与真值表输入输出一一对应联系在一起，设计一种真值表输入输出一一对应的系列可逆逻辑门一 “ZS1”、“ZS2”和“ZS3”门以及只含有双量子比特受控门和单量子比特门的该系列门的量子线路图。但是，该设计方法并不是使用了量子电路中最简洁与常见的斯诺特门和托福利门相分层级联的方法，并且该电路也没有使用可逆进位跳跃加法器来实现可逆加法器的功能以得到更短的电路延时。
技术实现思路
针对现有技术的不足，本专利技术的目的是，针对现有技术数字电路中器件功耗高的缺陷，提供一种基于可逆逻辑门设计的4位阵列乘法器。为达到上述目的，本专利技术表述一种基于可逆逻辑的4位阵列乘法器，其关键在于:由一个基于可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加法器分层级联而成，其量子代价为329 ;所述部分积产生模块的输入端用于输入两组4位二进制数和bAbib。,该部分积产生模块的输出端依次输出有16个部分积P33P；^P13P()3、P32P22P12PQ2、P31P21P11P^ P30P20P10P00,其中 Poo 作为最低位计算结果 Po ;将 P30P20P10 补充一个 O后与P31P21P11Po1分别对应送入第一进位跳跃加法器的A3A2A1Atl和B3B2B1Btl输入端，该第一进位跳跃加法器输出有Ctj4S3S2S1Sci，第一进位跳跃加法器输出的Ctj4作为计算结果P1，第一进位跳跃加法器输出的S3S2S1Stl和所述部分积产生模块输出的P32P22P12Ptl2分别对应送入第二进位跳跃加法器的A3A2A1Atl和B3B2B1Btl输入端，该第二进位跳跃加法器也输出有Ctj4S3S2S1Sci,第二进位跳跃加法器输出的Ctj4作为计算结果P2,第二进位跳跃加法器输出的S3S2S1Stl和所述部分积产生模块输出的P33P23P13Ptl3分别对应送入到第三进位跳跃加法器的A3A2A1Atl和B3B2B1B0输入端，该第三进位跳跃加法器也输出有Ctj4S3S2S1Sci,第三进位跳跃加法器输出的C04作为计算结果P3,第三进位跳跃加法器输出的S3S2S1Stl作为计算结果P7P6P5P4,依次排列P7P6P5P4P3P2P1P0即为a^a^o和b3b2b1b0的乘法计算结果。所述基于可逆逻辑的部分积产生模块由16个托福利门分层级联而成，其量子代价为80。其中，所述基于可逆逻辑的4位进位跳跃加法器由一个基于可逆逻辑的4位行波进位加法器、一个基于可逆逻辑的比较模块和一个基于可逆逻辑的二选一多路复用器组成，所述4位行波进位加法器由一个基于可逆逻辑的特殊二进制全加器和三个基于可逆逻辑的普通二进制全加器组成，所述特殊二进制全加器的B0输入端、第一普通二进制全加器Ap B1输入端、第二普通二进制全加器A2、B2输入端和第三普通二进制全加器的A3、B3输入端依次对应作为进位跳跃加法器的A3A2A1Atl和B3B2B1Btl输入端，所述特殊二进制全加器的进位输出端连接第一普通二进制全加器的进位输入端，第一普通二进制全加器的进位输出端连接第二普通二进制全加器的进位输入端，第二普通二进制全加器的进位输出端连接第三普通二进制全加器的进位输入端，所述特殊二进制全加器的A0、B0输出端和三个普通二进制全加器的A3-ApB3-B1输出端还依次对应连接所述比较模块的A3-Atl、B3-Btl输入端，所述比较模块的比较结果作为所述二选一多路复用器的选择控制信号，所述特殊二进制全加器的进位输入端输入0，该进位输入端还连接在二选一多路复用器的第一输入端上，第三普通二进制全加器的进位输出端连接二选一多路复用器的第二输入端，所述二选一多路复用器根据选择控制信号选择第 一输入端或第二输入端的信号作为输出端的计算结果。所述特殊的二进制全加器由4个斯诺特门与2个托福利门级联而成，量子代价为14 ;所述普通二进制全加器由3个斯诺特门与2个托福利门级联而成，量子代价为13。本专利技术的显著效果是:对传统逐位乘法器进行了优化，能够大幅度减少电路延时；本专利技术在设计过程中均遵从可逆逻辑设计原则，能够在保证器件运算功能的前提条件下，在逻辑计算的过程中没有信息的擦除，能够将乘法器的能量损耗大幅降低甚至完全杜绝损耗。【附图说明】图1是本专利技术的系统结构原理图；图2是图1中可逆部分积产生模块量子电路图；图3是图1中4位进位跳跃加法器的原理图；图4是图3中特殊全加器量子电路图；图5是图3中普通全加器量子电路图；图6是图3中比较模块量子电路图；图7是图3中二选一多路复用器量子电路图。【具体实施方式】下面结合附图对本专利技术的【具体实施方式】以及工作原理作进一步详细说明。如图1所示，一种基于可逆逻辑的4位阵列乘法器，由一个基于可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加法器分层级联而成，其量子代价为329 ;所述部分积产生模块的输入端用于输入两组4位二进制数和该部分积产生模块的输出端依次输出有 16 个部分积 P33P23Pi3P03^ P32P22Pi2P02^ P31P21P11P01、P30P20P10P00,其中P00作为最低位计算结果Po ;将P3C1P2C1P1O补充一个O后与P31P21P11Ptll分别对应送入第一进位跳跃加法器的A3A2A1Atl和B3B2B1Btl输入端，该第一进位跳跃加法器输出有Ctj4S3S2S1Sci,第一进位跳跃加法器输出的Ctj4作为计算结果P1，第一进位跳跃加法器输出的S3S2S1Stl和所述部分积产生模块输出的P32P22P12Ptl2分别对应送入第二进位跳跃加法器的A3A2A1Atl和B3B2B1Btl输入端，该第二进位本文档来自技高网...
【技术保护点】
一种基于可逆逻辑的4位阵列乘法器，其特征在于：由一个基于可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加法器分层级联而成，其量子代价为329；所述部分积产生模块的输入端用于输入两组4位二进制数a3a2a1a0和b3b2b1b0，该部分积产生模块的输出端依次输出有16个部分积P33P23P13P03、P32P22P12P02、P31P21P11P01、P30P20P10P00，其中P00作为最低位计算结果P0；将P30P20P10补充一个0后与P31P21P11P01分别对应送入第一进位跳跃加法器的A3A2A1A0和B3B2B1B0输入端，该第一进位跳跃加法器输出有Co4S3S2S1S0，第一进位跳跃加法器输出的Co4作为计算结果P1，第一进位跳跃加法器输出的S3S2S1S0和所述部分积产生模块输出的P32P22P12P02分别对应送入第二进位跳跃加法器的A3A2A1A0和B3B2B1B0输入端，该第二进位跳跃加法器也输出有Co4S3S2S1S0，第二进位跳跃加法器输出的Co4作为计算结果P2，第二进位跳跃加法器输出的S3S2S1S0和所述部分积产生模块输出的P33P23P13P03分别对应送入到第三进位跳跃加法器的A3A2A1A0和B3B2B1B0输入端，该第三进位跳跃加法器也输出有Co4S3S2S1S0，第三进位跳跃加法器输出的Co4作为计算结果P3，第三进位跳跃加法器输出的S3S2S1S0作为计算结果P7P6P5P4，依次排列P7P6P5P4P3P2P1P0即为a3a2a1a0和b3b2b1b0的乘法计算结果。...
【技术特征摘要】
1.一种基于可逆逻辑的4位阵列乘法器，其特征在于:由一个基于可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加法器分层级联而成，其量子代价为329 ;所述部分积产生模块的输入端用于输入两组4位二进制数和该部分积产生模块的输出端依次输出有 16 个部分积 P33P23Pi3P03^ P32P22Pi2P02^ P31P21P11P01、P30P20P10P00,其中P00作为最低位计算结果Po ;将P3C1P2C1P1O补充一个O后与P31P21P11Ptll分别对应送入第一进位跳跃加法器的A3A2A1Atl和B3B2B1Btl输入端，该第一进位跳跃加法器输出有Ctj4S3S2S1Sci,第一进位跳跃加法器输出的Ctj4作为计算结果P1，第一进位跳跃加法器输出的S3S2S1Stl和所述部分积产生模块输出的P32P22P12Ptl2分别对应送入第二进位跳跃加法器的A3A2A1Atl和B3B2B1Btl输入端，该第二进位跳跃加法器也输出有Ctj4S3S2S1Sci,第二进位跳跃加法器输出的Ctj4作为计算结果P2，第二进位跳跃加法器输出的S3S2S1Stl和所述部分积产生模块输出的P33P23P13Ptl3分别对应送入到第三进位跳跃加法器的A3A2A1Atl和B3B2B1Btl输入端，该第三进位跳跃加法器也输出有Ctj4S3S2S1Sci,第三进位跳跃加法器输出的Ctj4作为计算结果P3,第三进位跳跃加法器输出的S3S2S1S0作为计算结果P7P6P5P4,依次排列P7P6P5P4P3P2P1P0即为a3a2aiao和b3b2b1b0的乘法计晳奸里2.根据权利要求1所述的基于可逆逻辑的4位阵列乘法器，其特征在于:所述基于可逆逻辑的部分积产生模块由...
【专利技术属性】
技术研发人员：庞宇，林金朝，王骏超，李章勇，李国权，周前能，冉鹏，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：
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