无毛刺时钟切换电路制造技术

本发明专利技术公开了一种无毛刺时钟切换电路，包括：一第一时钟同步电路，一第二时钟同步电路，一或门，一异步复位产生电路；通过在现有的无毛刺时钟切换电路的基础上，引入了可以被关断的那个输入时钟的使能信号，通过这个使能信号以及时钟选择信号的切换动作，来异步复位属于那两个可以被关断的输入时钟时钟域的D触发器。本发明专利技术能保证在两个输入时钟的其中一个运行一段时间后被关断的情况下，依旧能够正常工作；使得输出时钟在两个异步的输入时钟间切换，并且没有毛刺。

【技术实现步骤摘要】
无毛刺时钟切换电路
本专利技术涉及一种无毛刺时钟切换电路。
技术介绍
输出时钟在两个异步的输入时钟间切换是SOC(片上系统)设计中所经常需要实现的功能。而这样的切换需要特殊处理，不然在切换时，会在输出时钟上产生毛刺，从而影响后续逻辑电路的正常工作。参见图1，现有的无毛刺时钟切换电路采用两个输入时钟域和两路时钟同步电路，每个时钟同步电路采用其中一个输入时钟域，且每路时钟同步电路采用两个串联连接的D触发器，在时钟选择信号SELECT的控制下分别对所述两个时钟域进行同步，从而保证了切换时输出时钟无毛刺产生。但这种无毛刺时钟切换电路有一个缺陷，那就是，当输出时钟对应的那路输入时钟在运行过程中被关断之后，就无法再切换了。这是由于该电路结构要求切换信号(即时钟选择信号SELECT)必须在两个时钟域都进行同步，但同步需要输入时钟，而此时一路时钟同步电路的输入时钟被关断了，所以切换信号无法同步，无毛刺时钟切换电路也就无法再切换了。结合图1所示，具体来讲，为方便说明，不失一般性地做如下假设：1、假设时钟选择信号SELECT为0时,输出时钟OUTCLK选择第一输入时钟信号CLK0；当时钟选择信号SELECT为1时,输出时钟OUTCLK选择第二输入时钟信号CLK1。2、假设第二输入时钟CLK1是可能在运行中被关断的那个输入时钟。则以下情况，现有的无毛刺时钟切换电路无法正常工作：第一步，时钟选择信号SELECT设为1，即输出时钟OUTCLK选择第二输入时钟CLK1作为输出时钟信号。第二步，经过一段时间后第二输入时钟CLK1被关断。第三步，时钟选择信号SELECT变为0，即使想要把输出时钟OUTCLK切换成第一输入时钟CLK0，这时现有的无毛刺时钟切换电路无法切换成功。这是由于第二输入时钟CLK1工作一段时间后，该路时钟同步电路中第二D触发器的QB端(反相输出端)的信号QB2变为0；而第二输入时钟CLK1停了之后，由于没有时钟，该路时钟同步电路中的两个D触发器的输出端Q无法从数据输入D采集数据信号，所以即使时钟选择信号SELECT变为0，第二D触发器的QB端的信号QB2也无法变成1。结果就是第一输入时钟CLK0所在的时钟同步电路中第二与门的输出信号AD2一直为0，从而使该路时钟同步电路中第四D触发器输出端Q的输出信号Q4就一直为0，于是输出时钟OUTCLK就一直为0。
技术实现思路
本专利技术要解决的技术问题是提供一种无毛刺时钟切换电路，可以使得输出时钟在两个异步的输入时钟间切换，并且没有毛刺。为解决上述技术问题，本专利技术的无毛刺时钟切换电路，包括：一第一时钟同步电路，其包括第一与门，第一D触发器，第二D触发器，第三与门；所述第一与门的一输入端输入时钟选择信号，其输出端与所述第一D触发器的数据输入端D相连接；所述第一D触发器的输出端Q与第二D触发器的数据输入端D相连接；所述第二D触发器的输出端Q与第三与门的一输入端相连接；一第二输入时钟信号分别输入到所述第一D触发器和第二D触发器的时钟输入端，以及所述第三与门的另一输入端；一第二时钟同步电路，其包括第一反相器，第二与门，第三D触发器，第四D触发器，第四与门；所述时钟选择信号经第一反相器反相后输入到所述第二与门的一输入端，该第二与门的另一输入端与所述第一时钟同步电路中的第二D触发器的QB端相连接；所述第二与门的输出端与所述第三D触发器的数据输入端D相连接；所述第三D触发器的输出端Q与第四D触发器的数据输入端D相连接；第四D触发器的反相输出端QB与所述第一与门的另一输入端相连接；所述第四D触发器的输出端Q与第四与门的一输入端相连接；一第一输入时钟信号分别输入到所述第三D触发器和第四D触发器的时钟输入端，以及所述第四与门的另一输入端；一或门，其一输入端与第三与门的输出端相连接，另一输入端与第四与门的输出端相连接；其输出为输出时钟OUTCLK；其特征在于，还包括：一异步复位产生电路，其包括：一第五D触发器，一第二反相器，一第五与门，一第三反相器，一第六与门，一第六D触发器；所述时钟选择信号分别输入到第五D触发器的数据输入端D和第二反相器的输入端；所述第二反相器的输出端与第五与门的一输入端相连接，所述第五D触发器的输出端Q与第五与门的另一输入端相连接；所述第二输入时钟信号的使能信号输入至第三反相器的输入端，第三反相器的输出端与第六与门的一输入端相连接，第五与门的输出端与第六与门的另一输入端相连接；第六与门的输出端与第六D触发器的数据输入端D相连接；第一输入时钟信号分别输入到所述第五D触发器和第六D触发器的时钟输入端；第六D触发器的输出端Q分别与第一D触发器的异步复位端R和第二D触发器的异步复位端R相连接；第六D触发器输出端Q的输出信号作为脉冲复位信号控制第一D触发器和第二D触发器的复位。本专利技术是一个异步时钟切换电路，它可以使得输出时钟在两个异步的输入时钟之间切换，并且没有毛刺。本专利技术在现有的无毛刺时钟切换电路的基础上，引入了可以被关断的那个输入时钟的使能信号，通过这个使能信号以及时钟选择信号的切换动作，来异步复位属于那两个可以被关断的输入时钟时钟域的D触发器，从而保证了本专利技术在两个输入时钟的其中一个运行一段时间后被关断的情况下，依旧能够正常工作。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明：图1是现有的无毛刺时钟切换电路原理框图；图2是改进的无毛刺时钟切换电路原理框图。具体实施方式参见图2所示，在下面的实施例中所述改进的无毛刺时钟切换电路是在图1所示现有的无毛刺时钟切换电路基础上增加了一异步复位产生电路，能使输出时钟在两个异步的输入时钟之间进行无毛刺切换，而且，即使在其中一个输入时钟运行一段时间后被关断，依旧能够正常工作。其包括：第一时钟同步电路，包括第一与门AND1，第一D触发器DCF1，第二D触发器DCF2，第三与门AND3；所述第一与门AND1的一输入端输入时钟选择信号SELECT，其输出端与所述第一D触发器DCF1的数据输入端D相连接；所述第一D触发器DCF1的输出端Q与第二D触发器DCF2的数据输入端D相连接。所述第二D触发器DCF2的输出端Q与第三与门AND3的一输入端相连接。一第二输入时钟信号CLK1分别输入到所述第一D触发器DCF1和第二D触发器DCF2的时钟输入端，以及所述第三与门AND3的另一输入端。第二时钟同步电路，包括第一反相器FM1，第二与门AND2，第三D触发器DCF3，第四D触发器DCF4，第四与门AND4；所述时钟选择信号SELECT经第一反相器FM1反相后输入到所述第二与门AND2的一输入端；该第二与门的另一输入端与所述第一时钟同步电路中的第二D触发器的QB端相连接；所述第二与门AND2的输出端与所述第三D触发器DCF3的数据输入端D相连接；所述第三D触发器DCF1的输出端Q与第四D触发器DCF4的数据输入端D相连接；第四D触发器DCF4的反相输出端QB与所述第一时钟同步电路中第一与门AND1的另一输入端相连接。所述第四D触发器DCF4的输出端Q与第四与门AND4的一输入端相连接。一第一输入时钟信号CLK0分别输入到所述第三D触发器DCF3和第四D触发器DCF4的时钟输入端，以及所述第四与门AND4的另一输入端。一或门OR1，其一输入端与本文档来自技高网...

【技术保护点】
一种无毛刺时钟切换电路，包括：一第一时钟同步电路，其包括第一与门，第一D触发器，第二D触发器，第三与门；所述第一与门的一输入端输入时钟选择信号，其输出端与所述第一D触发器的数据输入端D相连接；所述第一D触发器的输出端Q与第二D触发器的数据输入端D相连接；所述第二D触发器的输出端Q与第三与门的一输入端相连接；一第二输入时钟信号分别输入到所述第一D触发器和第二D触发器的时钟输入端，以及所述第三与门的另一输入端；一第二时钟同步电路，其包括第一反相器，第二与门，第三D触发器，第四D触发器，第四与门；所述时钟选择信号经第一反相器反相后输入到所述第二与门的一输入端，该第二与门的另一输入端与所述第一时钟同步电路中的第二D触发器的QB端相连接；所述第二与门的输出端与所述第三D触发器的数据输入端D相连接；所述第三D触发器的输出端Q与第四D触发器的数据输入端D相连接；第四D触发器的反相输出端QB端与所述第一与门的另一输入端相连接；所述第四D触发器的输出端Q与第四与门的一输入端相连接；一第一输入时钟信号分别输入到所述第三D触发器和第四D触发器的时钟输入端，以及所述第四与门的另一输入端；一或门，其一输入端与第三与门的输出端相连接，另一输入端与第四与门的输出端相连接；其输出为输出时钟OUTCLK；其特征在于，还包括：一异步复位产生电路，其包括：一第五D触发器，一第二反相器，一第五与门，一第三反相器，一第六与门，一第六D触发器；所述时钟选择信号分别输入到第五D触发器的数据输入端D和第二反相器的输入端；所 述第二反相器的输出端与第五与门的一输入端相连接，所述第五D触发器的输出端Q与第五与门的另一输出端相连接；所述第二输入时钟信号的使能信号输入至第三反相器的输入端，第三反相器的输出端与第六与门的一输入端相连接，第五与门的输出端与第六与门的另一输入端相连接；第六与门的输出端与第六D触发器的数据输入端D相连接；第一输入时钟信号分别输入到所述第五D触发器和第六D触发器的时钟输入端；第六D触发器的输出端Q分别与第一D触发器的异步复位端R和第二D触发器的异步复位端R相连接；第六D触发器输出端Q的输出信号作为脉冲复位信号控制第一D触发器和第二D触发器的复位。...

【技术特征摘要】
1.一种无毛刺时钟切换电路，包括：一第一时钟同步电路，其包括第一与门，第一D触发器，第二D触发器，第三与门；所述第一与门的一输入端输入时钟选择信号，其输出端与所述第一D触发器的数据输入端D相连接；所述第一D触发器的输出端Q与第二D触发器的数据输入端D相连接；所述第二D触发器的输出端Q与第三与门的一输入端相连接；一第二输入时钟信号分别输入到所述第一D触发器和第二D触发器的时钟输入端，以及所述第三与门的另一输入端；一第二时钟同步电路，其包括第一反相器，第二与门，第三D触发器，第四D触发器，第四与门；所述时钟选择信号经第一反相器反相后输入到所述第二与门的一输入端，该第二与门的另一输入端与所述第一时钟同步电路中的第二D触发器的QB端相连接；所述第二与门的输出端与所述第三D触发器的数据输入端D相连接；所述第三D触发器的输出端Q与第四D触发器的数据输入端D相连接；第四D触发器的反相输出端QB端与所述第一与门的另一输入端相连接；所述第四D触发器的输出端Q与第四与门的一输入端相连接；一第一输入时钟信号分别输入到所述第三D触发器和第四D触发器的时钟输入端，以及所述第四与门的另一输入端；一或门，其一输入端与第三与门的输出端相连接，另一输入端与第四与门的输出端相连接；其输出为输出时钟OUTCLK；其特征在于，还包括：一异步复位产生电路，其包括：一第五D触发器，...

【专利技术属性】
技术研发人员：王吉健，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：