一种电源和接口可配置的输入输出缓冲器制造技术

一种电源和接口可配置的输入/输出缓冲器，包括一个双向结点、一个输出级、一个输入级以及一个控制电路。输出级具有一个第一N沟道晶体管，其耦合在双向结点和电源结点之间以上拉双向结点；并且具有第一和第二P沟道晶体管，其耦合到双向结点和电源结点之间以上拉双向结点。输入级具有一个第一反相器极，其耦合到双向结点和第一中间结点之间；并且具有一个第二反相器极，其耦合到双向结点和第二中间结点之间。

【技术实现步骤摘要】
—种电源和接口可配置的输入输出缓冲器
:本专利技术涉及到输入/输出(I/O)缓冲器，更具体地，涉及电源和接口可配置的输入/输出缓冲器。
技术介绍
:一个输入和/或输出缓冲器通常用于连接集成电路(IC)芯片内部和芯片的外部设备。具体而言，一个输出缓冲器用于传输内部产生的信号给所述IC芯片的封装引脚，使该信号能够传输到一个外部设备。一个输入缓冲器用来传输外部设备产生的信号，并且由在内部使用的IC芯片封装引脚接收。缓冲器的输入和输出使用相同的结点，例如一个IC单封装引脚，一般称为一个输入/输出(I/o)缓冲器(或简单地说，一个I/O)。I/O的一个应用是用于连接外部存储器和DRAM控制器。在此应用中，结合使用高速、低过冲/下冲、稳定噪声容限的技术是目标的设计规范。一般情况下，相对于一个I/o的输出部分，在一个标准的图腾柱输出设计中，从低到高和高到低的边沿的传输速率的增加会导致过冲和下冲增加的缺点。在具有两个不同的电源水平的I/o设计中，例如电源电压为5V和3.3V，电源电压从5V降低到3.3V会产生另外的不良现象。具体而言，输入缓冲器的TTL (晶体管-晶体管逻辑)的触发点，在标准的输入结构中由于电源电压的降低向下漂移，并且输出缓冲器的传输速度退化。因此，使一个I/O架构具有高速、低过冲/下冲和一个稳定的最小化的噪声容限的特性是必要的，并且要克服上述的缺点。
技术实现思路
:本专利技术提供了一个缓冲器电路，该电路包括一个输出节点、耦合在输出结点和电源结点之间以上拉输出结点的第一 N沟道晶体管、耦合在输出结点和电源结点之间以上拉输出结点的第一 P沟道晶体管、以及耦合在输出结点和电源结点之间以上拉输出结点的第二 P沟道晶体管。在电源结点存在一个第一电源时，控制电路禁用所述的第一和第二 P沟道晶体管，而使能第一 N沟道晶体管。在电源结点存在一个第二电源时，控制电路使能第一和第二 P沟道晶体管。本专利技术还提供了一个缓冲电路，该电路包括一个主输入结点、以及第一和第二中间结点。第一反相器级的输入结点稱合到主输入结点，而输出结点稱合到第一中间结点。第一N沟道晶体管耦合在第一中间结点和接地结点之间。第二反相器级的输入结点耦合到主输入节点，而输出结点耦合到第二中间结点。第二N沟道晶体管耦合在第二中间结点和接地结点之间。控制电路耦合到所述的第一和第二反相器级以及第一和第二N沟道晶体管。所述的控制电路，在第一模式下使能第二反相器级，并关断第二 N沟道晶体管；在第二模式下使能第一反相器级，并关断第一 N沟道晶体管。本专利技术的技术解决方案:为更好地理解本专利技术的特征和优点，可以参考下面的详细描述和附图，其中阐明了利用本专利技术原理的一个说明性实例。对比专利文献:CN202872354U电流缓冲器201220577655.1【附图说明】:图1是一个示出根据本专利技术原则的一个I/O缓冲器的框图。图2是一个示出如图1所示的I/O缓冲器的操作真值表。图3是一个示出图1的输出缓冲器的原理示意图。图4是一个示出图1的输入缓冲器的原理示意图。【具体实施方式】:参照图1，其示出了根据本专利技术原则的一个I/O缓冲器20。I/O缓冲器20集成在IC芯片22内部，并且使用DIN/0UT引脚提供数据的输入和输出。I/O缓冲器20包括一个输出缓冲器24和一个输入缓冲器26。然而，应当理解的是，可以使用输出缓冲器24和输入缓冲器26，以形成双向I/O缓冲器20 ;或者分别使用输出缓冲器24和输入缓冲器26，以形成单向的输出和输入缓冲器。为了克服上述缺点，I/O缓冲器20中的输出缓冲器24的驱动特性是可配置的。此夕卜，在输入缓冲器26中的器件(例如，晶体管)的大小也是可配置的，以用于调整混合电源设计中的工作电源电压的变化。参照图2，I/O缓冲器20配置为输出模式，通过设置使能信号EN为“I”(S卩，逻辑高电平)；输入模式，通过设置使能信号EN为“O”(S卩，逻辑低电平)。在输入模式下，开启输入缓冲器26，并禁用输出缓冲器24。数据由IC芯片22上的引脚DIN/0UT来接收。引脚DIN/0UT耦合到输入缓冲器26的输入DIN。输入缓冲器26通过引脚DIN2将数据发送到IC芯片22的其余部分。在输出模式下，使能输出缓冲器24，而输入缓冲器26保持启用，但对操作无影响。具体而言，由IC芯片22的内部产生的数据传输到D0UT1。输出缓冲器24通过D0UT2将数据发送到封装引脚的DIN/0UT。同时，D0UT2上的数据也将通过输入缓冲器26发送到DIN2，但是对操作没有影响，这是因为在IC芯片22使用引脚DIN/0UT作为输出。I/O缓冲器20可以配置为工作在5V TTL电平，其通过设置THREE信号为“O”(即，逻辑低)，且DRVCON信号为“O”完成。当工作在TTL电平时，输出缓冲器24将不会上拉D0UT2为高电平。I/O缓冲器20可以配置为工作在5V CMOS电平，通过设置THREE信号为“O”(S卩，逻辑低)，同时DRVCON信号为“I”(即，逻辑高)完成。当工作在CMOS电平，输出缓冲器24上拉D0UT2为高电平。I/O缓冲器20可以配置为工作在3.3V CMOS电平，通过设置THREE信号为“I”完成。当工作在3.3伏时，DRVCON信号对操作没有任何影响。这种工作模式也可以用于3.3V TTL0参照图3，其示出了输出缓冲器24的详细原理图。输出缓冲器24使用一个N沟道上拉晶体管Ml来工作在标准的TTL5V电平。晶体管Ml由一个电压稳压器28 (或者压摆率控制电路28)来控制，并且稳压器和控制电路在延迟链内全导通。对于工作在3.3V的状态，两个P沟道晶体管M2和M3同样使用上拉的方式。首先晶体管M2导通，然后在由反相器30、32和34产生的延迟后，晶体管M3导通。晶体管M2和M3也可以用在5V的工作状态，以符合CMOS电平。但是，得到5VTTL的方法(B卩，使用上拉晶体管Ml)在速度和限制过冲和电源跳变方面具有优势。对于3.3V和5V的操作状态，会使用相同的下拉方法。具体而言，一个N沟道晶体管M4立即打开，然后另一个N沟道型晶体管M5通过反馈从而导通。应当理解的是，然而，有许多不同的下拉方法可用于本专利技术，而使用晶体管M4和M5只是其中的一个例子。参照图4，其示出了输入缓冲器26的详细原理图。数据在DINl接收，而在DIN2输出。输入缓冲器26的最后一级是一个NOR门30。输入缓冲器26中的第一级可以选择工作在5V或者是3.3V。具体地，当THREE信号为“I”时，该电路配置为工作在3.3V，P沟道晶体管M6允许DINl为低时P沟道晶体管M7导通。N沟道晶体管M13关断。此外，P沟道晶体管M9关断，以防止DINl为低时P沟道晶体管MlO导通电流。N沟道晶体管M12导通。N沟道晶体管M8和Mll将打开，并在DINl为高时下拉漏极为低。因此，NOR门30的一个输入端由图腾柱电路中的晶体管M7和M8驱动,NOR门30的另一输入端由漏极开路结构的晶体管M12下拉。用于上拉的晶体管M7和M8的大小设置到一个触发点，用于理想的3.3V的工作状态。另一方面，当THREE信号为“O”时，该电路配置为工作在5V，晶体管M7将不会传导电流，而晶体管M13导通，晶体管MlO打开，晶体本文档来自技高网...

【技术保护点】
一种电源和接口可配置的输入输出缓冲器，其特征是：一个输入输出缓冲器包括：一个双向结点；一个输出级，其具有一个第一N沟道晶体管耦合在双向结点和电源结点之间以上拉双向结点；并且具有第一和第二P沟道晶体管，其耦合到双向结点和电源结点之间以上拉双向结点；一个输入级，其具有一个第一反相器极耦合在双向结点和第一中间结点之间、一个第二反相器极耦合在双向结点和第二中间结点之间，输入级还具有一个第二N沟道晶体管耦合到第一中间结点和接地结点之间以及第三N沟道晶体管耦合到第二中间结点和接地结点之间；一个控制电路，其耦合到输出级和输入级，在输出模式使能输出级，而在输入模式禁止输出级，并且控制电路具有一个第一结点，该结点在电源结点存在一个第一电压源时禁用第一和第二P沟道晶体管而使能第一N沟道晶体管，并且使能第二反相器的阶段和关断第三N沟道晶体管。

【技术特征摘要】
1.一种电源和接口可配置的输入输出缓冲器，其特征是:一个输入输出缓冲器包括:一个双向结点；一个输出级，其具有一个第一 N沟道晶体管耦合在双向结点和电源结点之间以上拉双向结点；并且具有第一和第二 P沟道晶体管，其耦合到双向结点和电源结点之间以上拉双向结点；一个输入级，其具有一个第一反相器极耦合在双向结点和第一中间结点之间、一个第二反相器极耦合在双向结点和第二中间结点之间，输入级还具有一个第二 N沟道晶体管耦合到第一中间结点和接地结点之间以及第三N沟道晶体管耦合到第二中间结点和接地结点之间；一个控制电路，其耦合到输出级和输入级，在输出模式使能输出级，而在输入模式禁...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：苏州贝克微电子有限公司，
类型：发明
国别省市：