本发明专利技术公开了一种基于FPGA的SDRAM大容量图像数据缓存器，包括FPGA和至少两片设置在FPGA外部的SDRAM，所述FPGA与所述SDRAM连接，其特征在于：所述FPGA包括用于将第一信号和图像数据缓存器写端口的信号连接的第一片上FIFO、用于将第二信号和图像数据缓存器读端口的信号连接的第二片上FIFO和SDRAM读写控制器，所述SDRAM读写器分别与第一片上FIFO和第二片上FIFO连接，本发明专利技术的有益效果为：无需复杂的总线控制，省去了多余的功能，具有消耗资源小，时序性能高；接口简单，将SDRAM的地址对外隐藏，对外部的接口类似一个FIFO，操作简单，便于移植。
【技术实现步骤摘要】
基于FPGA的SDRAM大容量图像数据缓存器
本专利技术涉及一种数据读写控制器，具体涉及一种基于FPGA的SDRAM大容量图像数据缓存器。
技术介绍
线阵CIS扫描仪具有结构简单，无需另加光学镜头，低成本等特点，目前已广泛使用在板材、纸张、印刷等平面产品的线阵扫描及其视觉系统上。在扫描仪上，由于CIS传感器经过AD产生的图像数据速率往往快于后端的图像处理、传输速率，所以需要大容量的存储设备存储数据。现有的基于FPGA的SDRAM控制器具有如下缺点:1、使用FPGA厂商制作的SDRAM控制核，占用较多的资源，造成了成本上的浪费，并且影响系统的性能。2、接口复杂，SDRAM的读写接口复杂，信号繁多，不利于外部对其进行操作，而且不利于整个模块的移植。
技术实现思路
本专利技术克服了现有技术的不足，提供一种有接口简单，存储容量大，消耗资源小，方便移植的优势，在工程上具有很高使用价值的基于FPGA的SDRAM大容量图像数据缓存器。为解决上述的技术问题，本专利技术采用以下技术方案:一种基于FPGA的SDRAM大容量图像数据缓存器，包括FPGA和至少两片设置在FPGA外部的SDRAM，所述FPGA与所述SDRAM连接，其特征在于:所述FPGA包括用于将第一信号和图像数据缓存器写端口的信号连接的第一片上FIFO、用于将第二信号和图像数据缓存器读端口的信号连接的第二片上FIFO和SDRAM读写控制器，所述SDRAM读写器分别与第一片上FIFO和第二片上FIFO连接。所述基于FPGA的SDRAM大容量图像数据缓存器可实现缓存前端图像数据，当后端模块需要处理、传输数据时，从本缓存器中读取数据到后续模块。使用基于FPGA的SDRAM大容量图像数据缓存器能够有效地解决前端图像产生速度和后续图像处理、传输速度不匹配的问题，确保前端产生的图像数据不丢失。更进一步的技术方案是，所述第一信号包括第一片上FIFO的输入数据信号、第一片上FIFO的写时钟信号、第一片上FIFO的写使能信号和第一片上FIFO的满信号中的一种或多种。更进一步的技术方案是，所述图像数据缓存器写端口的信号包括写入数据信号，写使能信号，写时钟信号和写状态指示信号的一种或多种。更进一步的技术方案是，所述第二信号包括第二片上FIFO的输出数据信号、第二片上FIFO的读时钟信号、第二片上FIFO的读使能信号和第二片上FIFO的空信号中的一种或多种。更进一步的技术方案是，所述图像数据缓存器读端口的信号包括读时钟信号，读出数据信号，读使能信号和读状态指示信号中的一种或多种。与现有技术相比，本专利技术的有益效果是:1、无需复杂的总线控制，省去了多余的功能，具有消耗资源小，时序性能高；2、接口简单，将SDRAM的地址对外隐藏，对外部的接口类似一个FIFO，操作简单，便于移植。【附图说明】图1为本专利技术一种实施例的基于FPGA的SDRAM大容量图像数据缓存器的结构示意图。如图1所示，其中对应的附图标记名称为:10IFPGA, 102 第二片上 FIFO，103SDRAM 读写控制器，104 第一片上 FIFO，105SDRAM。图2为本专利技术一种实施例的基于FPGA的SDRAM大容量图像数据缓存器中的SDRAM读写控制模块的控制流程图。【具体实施方式】下面结合附图对本专利技术作进一步阐述。如图1和图2所示，一种基于FPGA的SDRAM大容量图像数据缓存器，包括FPGA101和至少两片设置在FPGA外部的SDRAM105，所述FPGAlOI与所述SDRAM105连接，其特征在于:所述FPGA101包括用于将第一信号和图像数据缓存器写端口的信号连接的第一片上FIF0104、用于将第二信号和图像数据缓存器读端口的信号连接的第二片上FIF0102和SDRAM读写控制器103，所述SDRAM读写控制器103分别与第一片上FIF0104和第二片上FIF0102 连接。根据本专利技术的一个实施例，所述第一信号包括第一片上FIF0104的输入数据信号、第一片上FIF0104的写时钟信号、第一片上FIF0104的写使能信号和第一片上FIF0104的满信号中的一种或多种。所述图像数据缓存器写端口的信号包括写入数据信号，写使能信号，写时钟信号和写状态指示信号的一种或多种。根据本专利技术的一个实施例，所述第二信号包括第二片上FIF0102的输出数据信号、第二片上FIF0102的读时钟信号、第二片上FIF0102的读使能信号和第二片上FIF0102的空信号中的一种或多种。所述图像数据缓存器读端口的信号包括读时钟信号，读出数据信号，读使能信号和读状态指示信号中的一种或多种。所述SDRAM读写控制器产生SDRAM空指示信号，所述SDRAM空指示信号为SDRAM状态的指示信号。第一片上FIF0104的输入数据信号、写时钟信号、写使能信号和满信号直接连接至所述图像数据缓存器写端口的写入数据信号、写时钟信号、写使能信号和写状态指示信号；第二片上FIF0102的输出数据信号、读时钟信号、读使能信号和空信号直接连接至所述图像数据缓存器读端口的读出数据信号、读时钟信号、读使能信号和读状态指示信号；SDRAM读写控制器103产生SDRAM空指示信号，所述SDRAM空指示信号为SDRAM状态的指示信号。本专利技术的工作原理如下:当需要将图像数据缓存至所述基于FPGA的SDRAM大容量图像数据缓存器时，需要等待至写状态指示信号为0，然后只需要在写时钟的节拍下将数据放在数据线上，并且让写使能信号有效，这样数据就会在无需外界控制的情况下自动写入如到SDRAM105中。上述的写状态指示信号为I时，表示当前不能对所述的基于FPGA的SDRAM大容量图像数据缓存器进行写操作，当写状态指示信号为O时表示可以对所述的基于FPGA的SDRAM大容量图像数据缓存器进行写操作。当需要从所述基于FPGA的SDRAM大容量图像数据缓存器读出数据时，需要等待至读状态信号指示为0，然后需要在读时钟的节拍下让读使能信号有效，然后就可以从数据线上获取有存储在所述的基于FPGA的SDRAM大容量图像数据缓存器的图像数据，供后续图像传输或者处理做准备。上述的读状态指示信号为I时，表示当前的不能对所述的基于FPGA的SDRAM大容量图像数据缓存器进行读操作，当读状态指示信号为O时表示可以对所述的基于FPGA的SDRAM大容量图像数据缓存器进行读操作。所述基于FPGA的SDRAM大容量图像数据缓存器写端口的所有信号都同步到写时钟的上升沿上，读端口的所有信号都同步到读时钟的上升沿上，采用同步电路，保证电路的稳定性。SDRAM读写控制器103，采用Verilog HDL硬件描述语言编写，功能为:初始化SDRAM105并且定时对SDRAM105刷新，确保数据不丢失；从第一片上FIF0104中读取数据，并采用突发传送方式，一次将128bit的数据写入到SDRAM105中；采用突发传送方式，一次将128bit的图像数据从SDRAM105中读出，并且存入到第二片上FIF0102中；当所有写入SDRAM105的数据都被读出后，将SDRAM105空信号置为1，否则SDRAM105空信号置为O。在本说明书中所谈到的“一个实施例”、“另一个实施例”、“实施例”、等，指的是结合该实施例描述的具体特征、结本文档来自技高网...
【技术保护点】
一种基于FPGA的SDRAM大容量图像数据缓存器，包括FPGA和至少两片设置在FPGA外部的SDRAM，所述FPGA与所述SDRAM连接，其特征在于：所述FPGA包括用于将第一信号和图像数据缓存器写端口的信号连接的第一片上FIFO、用于将第二信号和图像数据缓存器读端口的信号连接的第二片上FIFO和SDRAM读写控制器，所述SDRAM读写控制器分别与第一片上FIFO和第二片上FIFO连接。
【技术特征摘要】
1.一种基于FPGA的SDRAM大容量图像数据缓存器，包括FPGA和至少两片设置在FPGA外部的SDRAM，所述FPGA与所述SDRAM连接，其特征在于:所述FPGA包括用于将第一信号和图像数据缓存器写端口的信号连接的第一片上FIFO、用于将第二信号和图像数据缓存器读端口的信号连接的第二片上FIFO和SDRAM读写控制器，所述SDRAM读写控制器分别与第一片上FIFO和第二片上FIFO连接。2.根据权利要求1所述的基于FPGA的SDRAM大容量图像数据缓存器，其特征在于:所述第一信号包括第一片上FIFO的输入数据信号、第一片上FIFO的写时钟信号、第一片上FIFO的写使能信号和第一片上FIFO的满信号中...
【专利技术属性】
技术研发人员：刘霖，谭沛岩，刘娟秀，杨先明，张静，谢煜，任程辉，邹修功，王耀杰，付大鹏，孙榕泽，刘永，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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