一种计1器电路制造技术

本发明专利技术公开了一种计1器电路，包括一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络，一级进位保留加法器网络的信号输入端分别与十五路输入信号端相连接，一级进位保留加法器网络的进位信号输出端及和位信号输出端分别与二级进位保留加法器网络的信号输入端相连接，二级进位保留加法器网络的进位信号输出端及和位信号输出端分别与三级进位保留加法器网络的信号输入端相连接，三级进位保留加法器网络的和位信号输出端分别与四路信号输出端相连接；一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络内均包括进位保留加法器。本发明专利技术可以快速实现计1。

【技术实现步骤摘要】
—种计1器电路
本专利技术属于集成电路设计领域，具体涉及一种计I器电路。
技术介绍
目前，计数I的个数的电路广泛应用于各类系统中，这些计I电路通常采用的方案 是，将待计数的数据逐位输出，并判断每一位的高低电平，高电平则计数器加1，否则计数器 保持。整个设计方案是由移位寄存器和计数器构成的时序电路，整个计数时间长度由待计 数的数据长度决定。
技术实现思路
本专利技术的目的在于克服上述现有技术的缺点，提供了一种计I器电路，该电路可 以快速的实现计I的功能。为达到上述目的，本专利技术所述的计I器电路包括一级进位保留加法器网络、二级 进位保留加法器网络及三级进位保留加法器网络，一级进位保留加法器网络的信号输入端 分别与十五路输入信号端相连接，一级进位保留加法器网络的进位信号输出端及和位信号 输出端分别与二级进位保留加法器网络的信号输入端相连接，二级进位保留加法器网络的 进位信号输出端及和位信号输出端分别与三级进位保留加法器网络的信号输入端相连接， 三级进位保留加法器网络的和位信号输出端分别与四路信号输出端相连接；所述一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器 网络内均包括若干进位保留加法器。所述一级进位保留加法器网络包括第一进位保留加法器(I)、第二进位保留加法 器⑵、第三进位保留加法器(3)、第四进位保留加法器(4)及第五进位保留加法器(5);第 一进位保留加法器(I)的信号输入端分别与第十三路输入信号端、第十四路输入信号端及 第十五路输入信号端相连接；第二进位保留加法器(2)的信号输入端分别与第十路输入信 号端、第十一路输入信号端及第十二路输入信号端相连接；第三进位保留加法器(3)的信 号输入端分别与第七路输入信号端、第八路输入信号端及第九路输入信号端相连接；第四 进位保留加法器(4)的信号输入端分别与第四路输入信号端、第五路输入信号端及第六路 输入信号端相连接；第五进位保留加法器(5)的信号输入端分别与第一路输入信号端、第 二路输入信号端及第三路输入信号端相连接。所述二级进位保留加法器网络包括第一进位C S A网络(16)及第一和位C S A 网络(17)，第一进位C S A网络(16)的信号输入端分别与第一进位保留加法器⑴的进 位信号输出端、第二进位保留加法器(2)的进位信号输出端、第三进位保留加法器(3)的进 位信号输出端、第四进位保留加法器(4)的进位信号输出端及第五进位保留加法器(5)的 进位信号输出端相连接；第一和位C S A网络(17)的信号输入端分别与第一进位保留加法 器⑴的和位信号输出端、第二进位保留加法器⑵的和位信号输出端、第三进位保留加法 器(3)的和位信号输出端、第四进位保留加法器(4)的和位信号输出端及第五进位保留加法器(5)的和位信号输出端相连接。所述三级进位保留加法器网络包括第二进位C S A网络(18)、第二进位/和位CS A网络(19)及第二和位C S A网络(20)，第二进位C S A网络(18)的信号输入端分别与第一进位C S A网络(16)的进位信号输出端及第二进位/和位C S A网络(19)的进位信号输出端相连接，第二进位C S A网络(18)的信号输出端分别与第四路信号输出端及第三路信号输出端相连接；第二进位/和位C S A网络(19)的信号输入端分别与第一进位CS A网络(16)的和位信号输出端、第一和位C S A网络(17)的进位信号输出端及第二和位C S A网络(20)的进位信号输出端相连接，第二进位/和位C S A网络(19)的信号输出端与第二路信号输出端相连接；第二和位C S A网络(20)的信号输入端与第一和位C S A网络(17)的和位信号输出端相连接，第二和位C S A网络(20)的信号输出端与第一路信号输出端相连接。所述第一进位C S A网络(16)包括第六进位保留加法器(6)及第七进位保留加法器(7)，第六进位保留加法器(6)的信号输入端分别与第一进位保留加法器(I)的进位信号输出端、第二进位保留加法器(2)的进位信号输出端及第三进位保留加法器(3)的进位信号输出端相连接，第七进位保留加法器(7)的信号输入端分别与第四进位保留加法器(4)的进位信号输出端及第五进位保留加法器(5)的进位信号输出端相连接；所述第一和位C S A网络(17)包括第八进位保留加法器⑶及第九进位保留加法器(9)，第八进位保留加法器(8)的信号输入端分别与第一进位保留加法器(I)的和位信号输出端及第二进位保留加法器(2)的和位信号输出端相连接，第九进位保留加法器(9)的信号输入端分别与第三进位保留加法器(3)的和位信号输出端、第四进位保留加法器(4)的和位信号输出端及第五进 位保留加法器(5)的和位信号输出端相连接；所述三级进位保留加法器网络包括第十进位保留加法器(10)、第十一进位保留加法器(11)、第十二进位保留加法器(12)、第十三进位保留加法器(13)、第十四进位保留加法器(14)及第十五进位保留加法器(15)；所述第十进位保留加法器(10)的信号输入端分别与第六进位保留加法器(6)的进位信号输出端、第七进位保留加法器(7)的进位信号输出端及第十一进位保留加法器(11)的进位信号输出端相连接；所述第十一进位保留加法器(11)的信号输入端分别与第六进位保留加法器(6)的和位信号输出端、第七进位保留加法器(7)的和位信号输出端及第八进位保留加法器(8)的进位信号输出端相连接；所述第十二进位保留加法器(12)的信号输入端分别与第八进位保留加法器(8)的和位信号输出端及第九进位保留加法器(9)的和位信号输出端相连接，第十二进位保留加法器(12)的和位信号输出端与第一路信号输出端相连接；所述第十三进位保留加法器(13)的信号输入端分别与第九进位保留加法器(9)的进位信号输出端、第十一进位保留加法器(11)的和位信号输出端及第十二进位保留加法器(12)的进位信号输出端相连接，第十三进位保留加法器(13)的和位信号输出端与第二路信号输出端相连接；所述第十四进位保留加法器(14)的信号输入端分别与第十三进位保留加法器(13)的进位信号输出端及第十进位保留加法器(10)的和位信号输出端相连接，第十四进位保留加法器(14)的和位信号输出端与第三路信号输出端相连接；所述第十五进位保留加法器(15)的信号输入端分别与第十四进位保留加法器(14)的进位信号输出端及第十进位保留加法器(10)的进位信号输出端相连接，第十五进 位保留加法器(15)的和位信号输出端与第四路信号输出端相连接。本专利技术具有以下有益效果:本专利技术所述的计I器电路包括一级进位保留加法器网络、二级进位保留加法器网 络及三级进位保留加法器网络，一级进位保留加法器网络、二级进位保留加法器网络及三 级进位保留加法器网络均包括若干进位保留加法器，在计I的过程中，通过进位保留加法 器的纯组合电路来实现计1，计I快速，同时本专利技术所述的计I器电路完成封装后面积小，便 于集成。【附图说明】图1为本专利技术中进位保留加法器的电路图；图2为本专利技术的工作原理图；图3为本专利技术的电路图。其中，I为第一进位保留加法器、2为第二进位保留加法器、3为第三进位保留加法 器、4为第四进位保留加法器、5为第五进位保留加法器、6为第六本文档来自技高网...

【技术保护点】
一种计1器电路，其特征在于，包括一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络，一级进位保留加法器网络的信号输入端分别与十五路输入信号端相连接，一级进位保留加法器网络的进位信号输出端及和位信号输出端分别与二级进位保留加法器网络的信号输入端相连接，二级进位保留加法器网络的进位信号输出端及和位信号输出端分别与三级进位保留加法器网络的信号输入端相连接，三级进位保留加法器网络的和位信号输出端分别与四路信号输出端相连接；所述一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络内均包括若干进位保留加法器。

【技术特征摘要】
1.一种计I器电路，其特征在于，包括一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络，一级进位保留加法器网络的信号输入端分别与十五路输入信号端相连接，一级进位保留加法器网络的进位信号输出端及和位信号输出端分别与二级进位保留加法器网络的信号输入端相连接，二级进位保留加法器网络的进位信号输出端及和位信号输出端分别与三级进位保留加法器网络的信号输入端相连接，三级进位保留加法器网络的和位信号输出端分别与四路信号输出端相连接；所述一级进位保留加法器网络、二级进位保留加法器网络及三级进位保留加法器网络内均包括若干进位保留加法器。2.根据权利要求1所述的计I器电路，其特征在于，所述一级进位保留加法器网络包括第一进位保留加法器(I)、第二进位保留加法器(2)、第三进位保留加法器(3)、第四进位保留加法器(4)及第五进位保留加法器(5);第一进位保留加法器(I)的信号输入端分别与第十三路输入信号端、第十四路输入信号端及第十五路输入信号端相连接；第二进位保留加法器(2)的信号输入端分别与第十路输入信号端、第十一路输入信号端及第十二路输入信号端相连接；第三进位保留加法器(3)的信号输入端分别与第七路输入信号端、第八路输入信号端及第九路输入信号端相连接；第四进位保留加法器(4)的信号输入端分别与第四路输入信号端、第五路输入信号端及第六路输入信号端相连接；第五进位保留加法器(5)的信号输入端分别与第一路输入信号端、第二路输入信号端及第三路输入信号端相连接。3.根据权利要求1所述的计I器电路，其特征在于，所述二级进位保留加法器网络包括第一进位C S A网络(16)及第一和位C S A网络(17)，第一进位C S A网络(16)的信号输入端分别与第一进位保留加法器(I)的进位信号输出端、第二进位保留加法器(2)的进位信号输出端、第三进位保留加法器⑶的进位信号输出端、第四进位保留加法器⑷的进位信号输出端及第五进位保留加法器(5)的进位信号输出端相连接；第一和位C S A网络(17)的信号输入端分别与第一进位保留加法器(I)的和位信号输出端、第二进位保留加法器⑵的和位信号输出端、第三进位保留加法器⑶的和位信号输出端、第四进位保留加法器(4)的和位信号输出端及第五进位保留加法器(5)的和位信号输出端相连接。4.根据权利要求1所述的计I器电路，其特征在于，所述三级进位保留加法器网络包括第二进位C S A网络(18)、第二进位/和位C S A网络(19)及第二和位C S A网络(20)， 第二进位C S A网络(18)的信号输入端分别与第一进位C S A网络(16)的进位信号输出端及第二进位/和位C S A网络(19)的进位信号输出端相连接，第二进位C S A网络(18) 的信号输出端分别与第四路信号输出端及第三路信号输出端相连接；第二进位/和位C S A网络(19)的信号输入端分别与第一进位C S A网络(16)的和位信号输出端、第一和位C S A网络(17)的进位信号输出端及第二和位C S A网络(20)的进位信号输出端相连接，第二进位/和位C S A网络(...

【专利技术属性】
技术研发人员：雷绍充，王兴全，
申请(专利权)人：陕西万达信息工程有限公司，
类型：发明
国别省市：