半导体器件及半导体器件的制造方法技术

根据公开的实施例的一种半导体器件的制造方法，包括：将第一杂质注入到半导体衬底的第一区域中；在所述半导体衬底上形成半导体层；在所述半导体层中和所述半导体衬底中形成沟槽；在所述沟槽中形成隔离绝缘膜；将第二杂质注入到所述半导体层的第二区域中；在所述第一区域中形成第一栅绝缘膜和第一栅电极；在所述第二区域中形成第二栅绝缘膜和第二栅电极；在所述第一栅电极的两侧形成第一源极区和第一漏极区，以及在所述第二栅电极的两侧形成第二源极区和第二漏极区。本发明专利技术能够有效地抑制杂质变化和驼峰这两者。

【技术实现步骤摘要】
半导体器件及半导体器件的制造方法
此处讨论的实施例涉及一种半导体器件及半导体器件的制造方法。
技术介绍
诸如LSI等半导体器件包括各种MOS（MetalOxideSemiconductor，金属氧化物半导体）晶体管。用于调节阈值电压的杂质被注入到这些MOS晶体管的沟道中。然而，杂质并非均匀地分布在沟道中。这导致了杂质的位置变化。这种变化被称为RDF（RandomDopantFluctuation，随机掺杂波动）。在具有长栅极长度的世代中，RDF对阈值电压的影响很小。然而随着栅极长度越短，阈值电压对RDF就越发敏感。阈值电压很容易因RDF而改变。为了抑制由于RDF导致的阈值电压的变化，将具有低杂质浓度的非掺杂外延硅层用作沟道是有效的。此外，使用这种非掺杂外延硅层的MOS晶体管在性能上仍有改进的空间。需要注意的是，与本申请相关的技术在日本特许专利公布第2012-79743号、第2002-9170号和第S63-169059号中被公开。
技术实现思路
在一个方案中，实施例的目的在于提供一种具有改进的MOS晶体管性能的半导体器件及该半导体器件的制造方法。根据下面的实施例的一个方案，提供一种半导体器件的制造方法，包括：将第一杂质注入到包括第一区域和第二区域的半导体衬底的所述第一区域中；在所述半导体衬底的上表面上形成半导体层；在所述半导体层中和所述半导体衬底中形成沟槽；在所述沟槽中形成隔离绝缘膜；将第二杂质注入到所述第二区域中的所述半导体层中；在所述第一区域中的所述半导体层上形成第一栅绝缘膜；在所述第二区域中的所述半导体层上形成第二栅绝缘膜；在所述第一栅绝缘膜上形成第一栅电极；在所述第二栅绝缘膜上形成第二栅电极；在所述第一栅电极的两侧的所述半导体层中形成第一源极区和第一漏极区，所述第一源极区和所述第一漏极区具有与所述第一杂质的导电类型相反的导电类型；以及在第二栅电极的两侧的所述半导体层中形成第二源极区和第二漏极区，所述第二源极区和所述第二漏极区具有与所述第二杂质的导电类型相反的导电类型。根据下面公开的实施例，在形成半导体层之后，将第二杂质离子注入到所述半导体层中。因此，控制所述注入条件使得所述第二杂质的浓度峰值的位置处在所述半导体层的上表面附近。这能够增加所述半导体层的上表面中的所述第二杂质的浓度。这种增加能够抑制所述上表面中的第二杂质的偏析，以及防止由于偏析在MOS晶体管的Vg-Id曲线中产生的驼峰（hump）。附图说明图1A到图1R是在半导体器件的制造过程中用于评测的半导体器件的剖面图；图2示出在用于评测的半导体器件中包括的NMOS晶体管的Vg-Id曲线；图3示出在用于评测的半导体器件中包括的PMOS晶体管的Vg-Id曲线；图4是在用于评测的半导体器件中包括的NMOS晶体管的平面图；图5A是沿图4中的线Y-Y的剖面图，以及图5B是有磨圆的肩部的元件隔离沟槽的剖面图；图6A到图6G是根据第一实施例的半导体器件的制造过程中的半导体器件的剖面图；图7A示出根据比较例的第三MOS晶体管的Vg-Id曲线，图7B示出根据第一实施例的第三MOS晶体管的Vg-Id曲线；图8示出在将BF2用作形成第一实施例的第二p-型杂质区时的p-型杂质的情况下的第三MOS晶体管的Vg-Id曲线；图9示出第二n-型晶体管形成区中的半导体层的杂质的浓度分布；图10A到图10C是作为对如何基于离子注入到第一实施例中的第一p-型杂质区中的碳的剂量而改变第一MOS晶体管的Vg-Id曲线的检查结果而获得的视图；图11是作为对第一p-型杂质区中的硼的浓度分布如何依赖于第一实施例中的碳的离子注入条件的检查结果而获得的视图；图12A到图12D是示出通过改变第一实施例中的半导体层的膜厚度所获得的第一MOS晶体管的Vg-Id曲线的视图；图13A到图13Q是根据第二实施例的半导体器件的制造过程中的半导体器件的剖面图；以及图14示出第二实施例中的第三n-型晶体管形成区中的杂质的浓度分布。具体实施方式在对本实施例进行说明之前，将对由本申请的专利技术人所执行的评测结果进行说明。图1A到图1R是在半导体器件的制造过程中用于评测的半导体器件的剖面图。半导体器件使用通过外延生长方法形成的半导体层作为沟道，且对该半导体层制造如下。首先，如图1A所示，制备设置有第一区域I和第二区域II的硅衬底以做为半导体衬底1。在这些区域中，第一区域I为待形成低压晶体管的区域，且被细分成第一p-型晶体管形成区Ip和第一n-型晶体管形成区In。同时，第二区域II为待形成高压晶体管的区域，且被细分成第二p-型晶体管形成区IIp和第二n-型晶体管形成区IIn。此外，图案化半导体衬底1的上表面1x以形成对准标记1a。该对准标记1a被用在稍后描述的每个光刻工艺中，用于曝光装置与半导体衬底1之间的对准。之后，半导体衬底1的上表面1x被热氧化或者被浸入到包含氧化剂的溶液中，以形成具有约0.5nm到10nm厚度的氧化膜2。接着，如图1B所示，通过光刻在氧化膜2上形成第一抗蚀膜4。此外，通过离子注入并使用第一抗蚀膜4作为掩模，在第一n-型晶体管形成区In中形成第一p阱6和第一p-型杂质区8。在加速能量为150keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，通过将作为p-型杂质的硼离子注入到半导体衬底1中而形成第一p阱6。此外，第一p-型杂质区8用于调节稍后将在第一n-型晶体管形成区In中形成的晶体管的阈值电压，并通过按此顺序进行锗、碳和p-型杂质的离子注入而形成所述第一p-型杂质区8。其中，在加速能量为50keV且剂量为5×1014cm-2的条件下执行锗的离子注入，以及在加速能量为5keV且剂量为5×1014cm-2的条件下执行碳的离子注入。此外，执行p-型杂质的离子注入，使得硼在加速能量为20keV且剂量为1×1013cm-2的条件下被注入，并且使得硼在加速能量为10keV且剂量为1×1013cm-2的条件下被注入。此外，作为p-型杂质的二氟化硼（BF2）在加速能量为10keV且剂量为1×1013cm-2的条件下被离子注入。以这种方式首先执行锗的离子注入，导致了半导体衬底1的非晶表面层。这样可以防止硼的沟道效应，并且使得更有可能将碳布置在半导体衬底1的晶格点中。这样，布置在晶格点中的碳用于抑制硼的扩散。此外，除了调节晶体管的阈值电压的作用之外，以这种方式形成的第一p-型杂质区8还用于防止击穿。之后，去除第一抗蚀膜4。接着，如图1C所示，通过光刻在氧化膜2上形成第二抗蚀膜10，以及通过离子注入并使用第二抗蚀膜10作为掩模，在第一p-型晶体管形成区Ip中形成第一n阱12和第一n-型杂质区14。在加速能量为360keV且剂量为7.5×1012cm-2的条件下，从相对于衬底法线方向倾斜的四个方向，通过将作为n-型杂质的磷的离子注入到半导体衬底1中而形成第一n阱12。此外，第一n-型杂质区14用于调节稍后将在第一p-型晶体管形成区Ip中形成的晶体管的阈值电压，并且通过作为n-型杂质的锑的离子注入而形成所述第一n-型杂质区14。在如下条件下多次注入锑。第一条件是加速能量为130keV且剂量为0.6×1013cm-2，第二条件是加速能量为80keV且剂量为0.9×1013cm-2，以及本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：将第一杂质注入到包括第一区域和第二区域的半导体衬底的所述第一区域中；在所述半导体衬底的上表面上形成半导体层；在所述半导体层和所述半导体衬底中形成沟槽；在所述沟槽中形成元件隔离绝缘膜；将第二杂质注入到所述第二区域中的所述半导体层中；在所述第一区域中的所述半导体层上形成第一栅绝缘膜；在所述第二区域中的所述半导体层上形成第二栅绝缘膜；在所述第一栅绝缘膜上形成第一栅电极；在所述第二栅绝缘膜上形成第二栅电极；在所述第一栅电极的两侧的所述半导体层中形成第一源极区和第一漏极区，所述第一源极区和所述第一漏极区具有与所述第一杂质的导电类型相反的导电类型；以及在第二栅电极的两侧的所述半导体层中形成第二源极区和第二漏极区，所述第二源极区和所述第二漏极区具有与所述第二杂质的导电类型相反的导电类型。

【技术特征摘要】
2012.08.03 JP 2012-1726961.一种半导体器件的制造方法，包括：将第一杂质注入到包括第一区域和第二区域的半导体衬底的所述第一区域中；在所述半导体衬底的上表面上形成半导体层；在所述半导体层和所述半导体衬底中形成沟槽；在所述沟槽中形成元件隔离绝缘膜；将第二杂质注入到所述第二区域中的所述半导体层中；在所述第一区域中的所述半导体层上形成第一栅绝缘膜；在所述第二区域中的所述半导体层上形成第二栅绝缘膜；在所述第一栅绝缘膜上形成第一栅电极；在所述第二栅绝缘膜上形成第二栅电极；在所述第一栅电极的两侧的所述半导体层中形成第一源极区和第一漏极区，所述第一源极区和所述第一漏极区具有与所述第一杂质的导电类型相反的导电类型；以及在第二栅电极的两侧的所述半导体层中形成第二源极区和第二漏极区，所述第二源极区和所述第二漏极区具有与所述第二杂质的导电类型相反的导电类型，其中，在形成所述元件隔离绝缘膜之前执行所述第一杂质的注入，并且在形成所述元件隔离绝缘膜之后执行所述第二杂质的注入。2.根据权利要求1所述的半导体器件的制造方法，其中在所述第二杂质的离子注入中，所述第二杂质的浓度峰值位于所述半导体层中，所述第二区域为待形成高压晶体管的区域。3.根据权利要求2所述的半导体器件的制造方法，其中注入所述第二杂质包括在15keV或低于15keV的加速能量下将BF2注入到所述半导体层中。4.根据权利要求2所述的半导体器件的制造方法，其中注入所述第二杂质包括在10keV或低于10keV的加速能量下将硼注入到所述半导体层中。5.根据权利要求1-4中任一项所述的半导体器件的制造方法，其中在形成所述半导体层与形成所述第一栅电极之间，没有执行将杂质注入到所述第一区域的所述半导体层中。6.根据权利要求5所述的半导体器件的制造方法，其中所述第一杂质为硼或BF2，以及所述半导体器件的制造方法还包括：将碳注入到所述半导体衬底的所述第一区域中。7.根据权利要求1-4中任一项所述的半导体器件的制造方法，其中在形成所述第二栅绝缘膜时，所述第二栅绝缘膜比所述第一栅绝缘膜厚。8.根据权利要求1-4中任一项所述的半导体器件的制造方法，其中所述半导体层为通过外延生长方法形成的硅层。9.根据权利要求8所述的半导体器件的制造方法，其中所述半导体层具有25nm或大于25nm的厚度。10.根据权利要求1-4中任一项所述的半导体器件的制造方法，其中在形成所述沟槽时，所述沟槽形成在所述第一区域与所述第二区域之间。11.根据权利要求1-4中任一项所述的半导体器件的制造方法，其中所述半导体衬底还包括第三区域，以及所述半导体器件的制造方法还包括：将第三杂质注入到所述半导体衬底的所述第三区域中；在所述第三区域中的所述半导体层上形成第三栅绝缘膜；在所述第三栅绝缘膜上形成第三栅电极；以及在所述第三栅电极的两侧的所述半导体层中形成第三源极区和第三漏极区，所述第三源极区和所述第三漏极区具有与所述第三杂质的导电层的导电类型相反的导电类型。12.根据权利要求11所述的半导体器件的制造方法，其中在形成所述半导体层与形成所述第三栅电极之间，没有执行将杂质注入到所述第三区域中的所述半导体层中。13.根据权利要求12所述的半导体器件的制造方法，其中所述第三杂质为硼或BF2，以及所述半导体器件的制造方...

【专利技术属性】
技术研发人员：藤田和司，江间泰示，堀充明，鸟居泰伸，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：