半导体存储器件及其制造方法技术

本发明专利技术公开了一种半导体存储器件，所述半导体存储器件包括：多个辅助图案，所述多个辅助图案形成在半导体衬底之上；多个栅极线图案，所述多个栅极线图案彼此平行地布置在所述多个辅助图案之间的半导体衬底之上；以及气隙，所述气隙形成在所述多个栅极线图案之间、以及所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2012年8月8日提交的申请号为10-2012-0086886的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种，更具体而言，涉及一种包括气隙的。
技术介绍
半导体存储器件包括配置成储存数据的多个存储器单元和配置成执行各种操作的器件。高密度集成技术在实现半导体存储器件的大数据容量和轻重量方面已然变得必要。具体地，由于存储器单元在半导体芯片中占据大的空间，因此存储器单元的尺寸减小已成为问题。在半导体存储器件之中，NAND快闪存储器件包括以存储串为单位布置的存储器单元。包括绝缘材料的隔离层填充在这些存储串之间，即在隔离区。隔离层起阻挡相邻存储串之间的电学影响(例如，相邻存储串之间之间的干扰)的作用。然而，随着半导体存储器件的集成度的增加，包括绝缘材料的隔离层在阻挡存储串之间的干扰方面存在限制，这会劣化半导体存储器件的可靠性。
技术实现思路
本专利技术的示例性实施例涉及一种，在所述半导体存储器件中，由于辅助图案布置在栅极线图案的两个端部，因此在沉积层间绝缘层的后续工艺期间，在栅极线图案之间形成气隙，并且在每个栅极线图案与每个辅助图案之间形成气隙。本专利技术的另一个示例性实施例涉及一种，在所述半导体存储器件中，由于相邻的栅极线图案具有彼此不同的长度，所以在沉积层间绝缘层的后续工艺期间，在栅极线图案之间形成气隙，并且气隙还被形成为具有比相邻的栅极线图案之中的较短栅极线图案大的长度。根据本专利技术的一个示例性实施例，一种半导体存储器件可以包括:多个辅助图案，所述多个辅助图案形成在半导体衬底之上；多个栅极线图案，所述多个栅极线图案彼此平行地布置在半导体衬底之上以及在所述多个辅助图案之间；以及气隙，所述气隙形成在所述多个栅极线图案之间，并且形成在所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间。根据本专利技术的另一个示例性实施例，一种半导体存储器件可以包括:多个栅极线图案，所述多个栅极线图案彼此平行地布置在半导体衬底之上；以及多个气隙，所述多个气隙分别形成在所述多个栅极线图案之间，其中，所述多个栅极线图案中的每个栅极线图案具有与相邻的栅极线图案不同的长度。根据本专利技术的另一个示例性实施例，一种制造半导体存储器件的方法可以包括以下步骤:在半导体衬底之上形成多个栅极线图案；在半导体衬底之上形成多个辅助图案，其中，所述多个辅助图案与所述多个栅极线图案的两个端部相邻；在包括所述多个栅极线图案和所述多个辅助图案的整个结构之上形成绝缘层；以及在所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间形成气隙。【附图说明】图1至图5B是根据本专利技术的一个实施例的半导体存储器件的截面图和平面图，以用于说明半导体存储器件；图6和图7是说明除了辅助图案的形状和气隙的形状改变之外、具有与图1至图5B的半导体存储器件相同的配置的半导体器件的平面图；图8至图12B是根据本专利技术的另一个实施例的半导体存储器件的截面图和平面图，以用于说明半导体存储器件；图13和图14是说明除了栅极线图案的长度和气隙的长度改变之外、具有与图8至图12B相同的配置的半导体器件的平面图；图15是说明根据本专利技术的一个示例性实施例的存储系统的配置的框图；以及图16是说明根据本专利技术的一个实施例的存储系统的配置的框图。【具体实施方式】在下文中，将参照附图详细地描述本专利技术的各种实施例。提供附图使得本领域的技术人员理解本公开的实施例的范围。然而，本专利技术可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开清楚且完整，并向本领域技术人员充分传达本专利技术的范围。应当容易理解的是:本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”不仅意味着“直接在…上”，还意味着在具有中间特征或中间层的情况下的“在…上”的意思；“在…之上”不仅意味着直接在顶部上，还意味着在具有中间特征或中间层的情况下的在某物的顶部上。图1至图5B是根据本专利技术的一个实施例的半导体存储器件的截面图和平面图，以用于说明制造此半导体存储器件的方法。参见图1，可以在限定有隔离区和有源区的半导体衬底100之上顺序形成隧道绝缘层101和配置作为浮栅的第一导电层102。隧道绝缘层101可以包括氧化物层。第一导电层102可以包括多晶娃层。例如,第一导电层102可以包括注入有杂质的掺杂的多晶娃层、或者未注入杂质的未掺杂的多晶硅层。随后，尽管在图1中未示出，但是可以通过执行一般的隔离工艺来形成隔离层。然后，可以在第一导电层102之上顺序层叠电介质层103、配置作为控制栅的第二导电层104、金属栅层105以及硬掩模层106。电介质层103可以具有氧化物层、氮化物层以及氧化物层以一个在另一个的顶部上的方式顺序层叠成的ONO结构。电介质层103可以包括以一个在另一个顶部上的方式顺序层叠的氮化物层和氧化物层，或者包括由高电介质材料形成的单层。第二导电层104可以包括多晶硅层，例如掺杂的多晶硅层。金属栅层105可以包括钨层或钛层。硬掩模层106可以包括氧化物层和氮化物层中的任意一种，或者具有包括氧化物层和氮化物层的双层结构。参见图2A，可以执行图案化工艺以形成栅极线图案107和辅助图案108。栅极线图案107可以布置在与隔离区交叉的方向上，辅助图案108可以布置在栅极线图案107的两个端部。栅极线图案107可以彼此平行地布置。在图2A中，X-X’表示与栅极线图案107垂直的方向，即与隔离区水平的方向，而Y-Y’表示与栅极线图案107水平的方向。参见图2A，沿着方向Y-Y’截取栅极线图案107与辅助图案108相邻的区域。每个栅极线图案107可以包括顺序层叠在半导体衬底100之上的隧道绝缘层101、第一导电层102、电介质层103、第二导电层104、金属栅层105以及硬掩模层106。另外,布置在栅极线图案107的两个端部的每个辅助图案108可以包括顺序层叠在半导体衬底100之上的隧道绝缘层101、第一导电层102、电介质层103、第二导电层104、金属栅层105以及硬掩模层106。随后，尽管在图2A中未示出，但是可以刻蚀暴露出的隔离区的隔离层的顶部，使得隔离层的顶部可以比隧道绝缘层101的表面水平低。以此方式，在形成气隙的后续工艺期间，气隙的表面水平可以比隧道绝缘层101的表面水平低。图2B是说明执行以上参照图2A描述的工艺的半导体存储器件的平面图。参见图2B，彼此平行布置在半导体衬底100之上的多个栅极线图案107可以彼此以距离d2间隔开。另外，布置在栅极线图案107的两个端部的辅助图案108可以与栅极线图案107的两个端部以距离dl间隔开，其中距离d2可以与距离dl大体相同。参见图3，可以在包括栅极线图案107和辅助图案108的整个结构之上形成第一绝缘层109。第一绝缘层109可以是间隔件绝缘层，所述间隔件绝缘层用于沿着栅极线图案107之中的配置作为选择晶体管的栅极线图案的侧壁形成间隔件。当形成第一绝缘层109时，栅极线图案107由于栅极线图案107之间的空间窄，而不会被完全地填充有第一绝缘层109，由此形成气隙Al。当第一绝缘层109形成在栅极线图案107之间以及形成在每个栅极本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：多个辅助图案，所述多个辅助图案形成在半导体衬底之上；多个栅极线图案，所述多个栅极线图案彼此平行地布置在所述半导体衬底之上以及在所述多个辅助图案之间；以及气隙，所述气隙形成在所述多个栅极线图案之间以及形成在所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间。

【技术特征摘要】
2012.08.08 KR 10-2012-00868861.一种半导体存储器件，包括: 多个辅助图案，所述多个辅助图案形成在半导体衬底之上； 多个栅极线图案，所述多个栅极线图案彼此平行地布置在所述半导体衬底之上以及在所述多个辅助图案之间；以及 气隙，所述气隙形成在所述多个栅极线图案之间以及形成在所述多个栅极线图案中的每个栅极线图案与所述多个辅助图案中的每个辅助图案之间。2.如权利要求1所述的半导体存储器件，其中，所述气隙具有比所述多个栅极线图案中的每个栅极线图案大的长度。3.如权利要求1所述的半导体存储器件，其中，所述多个栅极线图案之中的除了最外部的栅极线图案之外的其余栅极线图案全部被所述气隙包围。4.如权利要求1所述的半导体存储器件，其中，所述多个辅助图案与所述多个栅极线图案的两个端部间隔预定的距离。5.如权利要求1所述的半导体存储器件，其中，所述多个辅助图案包括分别形成在所述多个栅极线图案的两个端部的第一辅助图案和第二辅助图案。...

【专利技术属性】
技术研发人员：金兑京，权贤律，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：