制造高载子迁移率鳍式场效晶体管结构的方法技术

一种制造高载子迁移率鳍式场效晶体管结构的方法，包括提供包括硅及高载子迁移率材料的半导体衬底，于该半导体衬底上形成一个或多个鳍式结构，以及使该衬底接受缩合程序，以缩合该高载子迁移率材料。该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上包括完全的高载子迁移率材料与形成于该缩合的鳍式结构上的氧化硅层。该方法更包含除去形成于该缩合的鳍式结构上的氧化硅，以曝露该缩合的鳍式结构。

【技术实现步骤摘要】

本专利技术涉及半导体装置和用于制造半导体装置的方法，更具体地涉及鳍式场效晶体管结构以及用于制造鳍式场效晶体管结构的方法。
技术介绍
相对于传统的平面金属氧化物半导体(planner metal-oxi de-semi conductor)场效应晶体管(MOS transistor或M0SFETS)，是采用传统的光刻显影制造方法(lithographic fabrication methods),非平面金属氧化物半导体场效应晶体管是结合各种垂直晶体管结构。其中之一即为「鳍式场效晶体管结构(FinFET)」其名称来自于多个薄硅「鳍」，该薄硅「鳍」是用以形成各个栅极信道(gate channels)，且通常是依序具有几十奈米的宽度。先前技术充斥着不同之用以制造MOS晶体管的半导体装置的技术及制程，包括平面及非平面装置。根据典型的制造技术，一 MOS晶体管的集成电路形成是通过形成一装置结构于一半导体衬底上，该装置结构是包括形成于一半导体材料层上的一栅极堆栈，及于该半导体材料中形成的源极及漏极区域以于该栅极堆栈下定义一信道区域。近年来，改善MOS晶体管效能的主要焦点是为增加晶体管的迁移率及驱动电流(drive current)。持续增加集成电路的效能及开关速度的需求是需要连续的高载子迁移率及驱动电流。这个问题的解决方法之一是持续引进较高的信道压力，以实现更高的载子迁移率和驱动电流。然而，许多压力源(stressors)因三维装置架构而失去其效能，该三维装置可例如为鳍式场效晶体管(FinFET)架构。另一种方法包括使用本质上具有较高于硅的载子迁移率的信道材料，举例来说，例如为磷化铟(InP)或砷化镓(GaAs)的各种II1-V族半导体合金，或是例如锗(Ge)的IV族半导体材料。然而，使用这些「新」的信道材料会产生许多问题，特别是使用这些材料形成的衬底。举例来说，非硅衬底，例如锗(Ge)衬底，成本远比硅衬底来的高，因此不适合于大尺寸的制造作业。另外，发生于非硅衬底的缺陷是几个数量级(orders of magnitude)的大于娃衬底。更进一步而言,非娃衬底无法适用在现有技术的300mm的晶圆尺寸,且很难整合到现有的娃兼容(silicon-compatible)的制造流程。据此，有需要提供鳍式场效晶体管结构及方法，以制造具有改善的迁移率及驱动电流的鳍式场效晶体管结构。更需要提供制造此种鳍式场效晶体管结构的方法，且此方法不会较现有技术显著地增加制造成本。另外，本专利技术欲提供的其它特征及特色，将通过本专利技术的【具体实施方式】及权利要求书，结合附图、摘要、及
技术介绍
予以清楚说明。
技术实现思路
本专利技术提供鳍式场效晶体管结构的制造方法，依据一实施例，一种制造具有鳍式场效晶体管结构的集成电路的方法，包含提供包括硅及高载子迁移率材料的半导体衬底，于该半导体衬底上形成一个或多个鳍式结构，以及使该衬底接受缩合程序，以缩合该高载子迁移率材料。该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上包括完全的高载子迁移率材料与形成于该缩合的鳍式结构上的氧化硅层。该方法更包含除去形成于该缩合的鳍式结构上的氧化硅，以曝露该缩合的鳍式结构。根据另一实施例，提供一种制造具有鳍式场效晶体管结构的集成电路的方法，包含提供绝缘层覆娃锗(SiGe-on-1nsulator)衬底，于该绝缘层覆娃锗衬底的娃锗层蚀刻出一个或多个鳍式结构，以及使该衬底接受缩合程序以缩合锗。该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上包括完全的锗及形成于该缩合的鳍式结构上的氧化硅层。该方法更包含蚀刻形成于该缩合的鳍式结构上的该氧化硅，以曝露该缩合的鳍式结构。根据再一实施例，提供一种制造具有鳍式场效晶体管结构的集成电路的方法，包含提供绝缘层覆硅锗衬底，于该绝缘层覆硅锗衬底的硅锗层非等向性蚀刻一个或多个鳍式结构，该一个或多个鳍式结构的宽度介于约40nm至约60nm间，以及使该衬底接受缩合程序以缩合锗。该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上是包括完全的锗与形成于该缩合的鳍式结构上的氧化硅层。该衬底接受缩合程序的步骤是包含使该衬底处于本质上为100%氧气的大气中，使该衬底受到约1000°C至约1200°C的温度，以及使该衬底接受约10分钟至约30分钟的时间周期。该方法更包含非等向性湿式蚀刻形成于该缩合的鳍式结构上的氧化硅，以曝露该缩合的鳍式结构。本
技术实现思路
是以简单的形式介绍在后述【具体实施方式】中更详细说明的概念的选择。本
技术实现思路
并非用以确定权利要求书中的关键或必要特征，也非用于确定权利要求书。【附图说明】本专利技术的各种实施例，透过以下【具体实施方式】的详细说明配合相对应的附图，将能够更轻易的理解，附图包括:图1至图5为绝缘层覆硅锗衬底的剖面图，用以显示依据本专利技术的实施例的用于制造具有改善的迁移率及驱动 电流的鳍式场效晶体管结构的方法。需特别注意者所揭露的附图并非依据实际比例所绘制。该些附图是用以绘示所揭露的典型实施例，并非用以限制权利要求书。于该些附图中，不同附图中相同的组件符号用以表示相同的组件。【符号说明】32硅锗衬底36硅锗材料薄层37 鳍37’ 轮廓38绝缘层39蚀刻空间40硅芯片42氧化硅层。【具体实施方式】以下【具体实施方式】仅用以揭露本专利技术的本质，而非用以限制本专利技术的实施例，或是该些实施例的应用或使用。如本文所用，词语「示范性」的意思是「作为示例，实例或说明」。本文中做为示范性的任何实施，不应被解释为更好或优于其它实施例。此外，本专利技术不应受到本说明书揭露的
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技术介绍
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技术实现思路
或【具体实施方式】所明示或默示的理论所限制。为了简短起见，传统的现有技术相关半导体装置制造将不予详细描述。此外，于此所描述的各种任务或流程步骤可能被结合成更广泛的程序或流程，该些程序或流程具有此处未详予说明的步骤或功能。特别是，在基于半导体的集成电路的制造过程中的各个步骤是众所周知的，所以，为简短起见，许多现有的步骤只会简要地提及或在完全不提供现有制程的细节的情况下予以省略。本文所描述的手段及技术可以用于制造MOS晶体管装置，包括NMOS晶体管装置、PMOS晶体管装置及组合NM0S/PM0S装置的COMS装置。尽管正确的术语「MOS装置」是指一个具有金属栅极电极及氧化物栅极绝缘体的装置，但在此MOS被用作表示任何包括导电的栅极电极(无论是金属或其它导电材料)的半导体装置，而该导电的栅极电极是位于栅极绝缘层之上或环绕于该栅极绝缘体(无论是氧化物或其它绝缘体)，而前述的结构还位于单一或多个半导体区域上，或环绕于单一或多个半导体区域，如同此处所描述的鳍式场效晶体管。如此处所用者，术语「FinFET」是指仅有多个鳍的垂直壁受到栅极电压所影响的鳍式装置(又称为双栅极(double gate或dual-gate)装置)，或指鳍的上表面以及鳍垂直壁受到栅极电压所影响的鳍式装置(又称为三栅极(triple gate)装置)。如图1所示的横截面，依据本专利技术的一种实施例的制造鳍式场效晶体管结构的方法，首先提供硅锗衬底32。该硅锗衬底32较佳地是包含硅及介于约10至30原子百分比(atomic percent)的锗。于本说明中，术语「半导体衬底」或更具体的本文档来自技高网...

【技术保护点】
一种制造具有鳍式场效晶体管结构的集成电路的方法，包括：提供包括硅及高载子迁移率材料的半导体衬底；于该半导体衬底上形成一个或多个鳍式结构；使该衬底接受缩合程序，以缩合该高载子迁移率材料，其中，该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上包括完全的高载子迁移率材料与形成于该缩合的鳍式结构上的氧化硅层；以及除去形成于该缩合的鳍式结构上的该氧化硅，以曝露该缩合的鳍式结构。

【技术特征摘要】
2012.07.27 US 13/560,3721.一种制造具有鳍式场效晶体管结构的集成电路的方法，包括: 提供包括硅及高载子迁移率材料的半导体衬底； 于该半导体衬底上形成一个或多个鳍式结构； 使该衬底接受缩合程序，以缩合该高载子迁移率材料，其中，该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上包括完全的高载子迁移率材料与形成于该缩合的鳍式结构上的氧化硅层；以及 除去形成于该缩合的鳍式结构上的该氧化硅，以曝露该缩合的鳍式结构。2.根据权利要求1所述的方法，其中，提供该半导体衬底包含提供绝缘层覆半导体(semiconductor-on-1nsulator)衬底。3.根据权利要求1所述的方法，其中，提供包括硅及该高载子迁移率材料的该半导体衬底包含提供包括硅锗的半导体衬底。4.根据权利要求1所述的方法，其中，提供包括硅及该高载子迁移率材料的该半导体衬底包含提供包括硅及II1-V族半导体合金的半导体衬底。5.根据权利要求1所述的方法，其中，提供包括硅及该高载子迁移率材料的半导体衬底包含提供包括硅以及锗以外的IV族半导体材料的半导体衬底。6.根据权利要求1所述的方法，其中，于该半导体衬底上形成一个或多个鳍式结构包含非等向性蚀刻。7.根据权利要求1所述的方法，其中，于该半导体衬底上形成一个或多个鳍式结构包含形成一个或多个宽度介于约40nm至约60nm间的鳍式结构。8.根据权利要求1所述的方法，其中，使该衬底接受缩合程序包含使该衬底处于本质上为100%氧气的大气中。9.根据权利要求8所述的方法，其中，使该衬底接受缩合程序包含使该衬底受到介于约1000°C至约1200°C的温度。10. 根据权利要求9所述的方法，其中，使该衬底接受缩合程序包含使该衬底接受约10分钟至约30分钟的时间周期。11.根据权利要求1所述的方法，其中，去除该氧化硅包含等向性湿式蚀刻。1...

【专利技术属性】
技术研发人员：S·弗莱克豪斯基，R·伊尔根，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：