MOS器件及其制作方法、CMOS器件的制作方法技术

本发明专利技术提供一种MOS器件、一种MOS器件的制作方法和两种CMOS器件的制作方法。所述MOS器件的制作方法包括：提供衬底，衬底上包括多晶硅栅；在衬底和多晶硅栅上依次形成中间层、隔离层和第一层间介质层；使第一层间介质层的上表面与隔离层的上表面齐平；去除多晶硅栅上方的隔离层、多晶硅栅上方的中间层和多晶硅栅，形成沟槽；在沟槽中形成金属栅极；进行平坦化处理，使金属栅极的上表面、第一层间介质层的上表面、隔离层的上表面和中间层的上表面齐平；去除位于金属栅极侧壁的中间层，形成空隙；在第一层间介质层、隔离层、空隙和金属栅极的上表面形成第二层间介质层。本发明专利技术可精确控制金属栅极的厚度，降低寄生电容，提高器件性能。

【技术实现步骤摘要】
MOS器件及其制作方法、CMOS器件的制作方法
本专利技术涉及半导体
，尤其涉及一种MOS(金属氧化物半导体)器件、一种MOS器件的制作方法和两种CMOS(互补金属氧化物半导体)器件的制作方法。
技术介绍
随着集成电路制造技术的不断发展，MOS器件的特征尺寸也越来越小。在MOS器件特征尺寸不断缩小情况下，为了降低MOS器件栅极的寄生电容，提高器件速度，高K栅介电层与金属栅电极的栅极叠层结构被引入到MOS器件中。为避免金属栅电极的金属材料对器件其他结构的影响，所述金属栅电极与高K栅介电层的栅极叠层结构通常采用栅极替代工艺制作。在该工艺中，在源／漏区注入前，在待形成的栅电极位置首先形成由多晶硅构成的伪栅极，所述伪栅极用于自对准形成源漏区等工艺处理。而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口，之后，再在所述栅极开口中依次填充高K栅介电层与金属栅电极。由于金属栅电极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。然而，采用上述栅极替代工艺制作MOS器件仍存在着挑战。随着栅极长度的进一步缩小，这种问题更加严重。例如，在该工艺中，由于负载效应(Loadingeffect)和化学机械研磨工艺中的非均匀性等，导致不能精确控制金属栅极的厚度。此外，现有技术中栅电极具有很大的寄生电容，最终会影响器件的开关速度等。因此，如何精确控制金属栅极的厚度且降低器件的寄生电容就成为本领域技术人员亟待解决的问题之一。
技术实现思路
本专利技术解决的问题是提供一种MOS器件、一种MOS器件的制作方法和两种CMOS器件的制作方法，既可以精确控制金属栅极的厚度，又可以降低寄生电容，最终提高器件性能。为解决上述问题，本专利技术提供了一种MOS器件的制作方法，包括：提供衬底，所述衬底上包括多晶硅栅，所述多晶硅栅两侧的衬底中包括源／漏区：在所述衬底和所述多晶硅栅上依次形成中间层、隔离层和第一层间介质层：进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；去除所述多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；去除所述多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述多晶硅栅的上表面齐平；去除所述多晶硅栅，形成沟槽；在所述沟槽中形成金属栅极；进行平坦化处理，使所述金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；去除位于所述金属栅极侧壁的所述中间层，形成空隙；在所述第一层间介质层、所述隔离层、所述空隙和所述金属栅极的上表面形成第二层间介质层。为解决上述问题，本专利技术还提供了一种CMOS器件的制作方法，包括：提供衬底，所述衬底包括第一区域和第二区域，与所述第一区域对应的衬底上包括第一多晶硅栅，与所述第二区域对应的衬底上包括第二多晶硅栅；在所述衬底、所述第一多晶硅栅和所述第二多晶硅栅上依次形成中间层、隔离层和第一层间介质层；进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；在所述第二区域对应的隔离层和第一层间介质层上形成第一硬掩模层；去除所述第一多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；去除所述第一多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第一多晶硅栅的上表面齐平；去除所述第一多晶硅栅，形成第一沟槽；在所述第一沟槽中形成第一金属栅极，去除所述第一硬掩模层，且第一金属栅极的上表面与所述第一层间介质层的上表面齐平；在所述第一区域对应的隔离层和第一层间介质层上形成第二硬掩模层；去除所述第二多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；去除所述第二多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第二多晶硅栅的上表面齐平；去除所述第二多晶硅栅，形成第二沟槽；在所述第二沟槽中形成第二金属栅极；进行平坦化处理，去除所述第二硬掩模层，且使所述第一金属栅极的上表面、所述第二金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；去除位于所述第一金属栅极侧壁和所述第二金属栅极侧壁的所述中间层，形成空隙；在所述第一层间介质层、所述隔离层、所述空隙、所述第一金属栅极和所述第二金属栅极的上表面形成第二层间介质层。为解决上述问题，本专利技术还提供了一种CMOS器件的制作方法，包括：提供衬底，所述衬底包括第一区域和第二区域，与所述第一区域对应的衬底上包括第一多晶硅栅，与所述第二区域对应的衬底上包括第二多晶硅栅；在所述衬底、所述第一多晶硅栅和所述第二多晶硅栅上依次形成中间层、隔离层和第一层间介质层；进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；去除所述第一多晶硅栅上方的所述隔离层，且去除所述第二多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；去除所述第一多晶硅栅上方的所述中间层，且去除所述第二多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第一多晶硅栅或所述第二多晶硅栅的上表面齐平；去除所述第一多晶硅栅，形成第一沟槽，且去除所述第二多晶硅栅，形成第二沟槽；在所述第一沟槽中形成第一金属栅极，且在所述第二沟槽中形成第二金属栅极；进行平坦化处理，使所述第一金属栅极的上表面、所述第二金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；去除位于所述第一金属栅极侧壁和所述第二金属栅极侧壁的所述中间层，形成空隙；在所述第一层间介质层、所述隔离层、所述空隙、所述第一金属栅极和所述第二金属栅极的上表面形成第二层间介质层。为解决上述问题，本专利技术还提供了一种MOS器件，包括：衬底：位于所述衬底上的金属栅极；依次位于所述金属栅极两侧的衬底上的中间层、第一隔离层和第一层间介质层；位于所述第一层间介质层侧壁的第二隔离层，所述第二隔离层与所述中间层的对应边缘对齐；所述金属栅极与所述第二隔离层和中间层之间存在空隙；位于所述金属栅极、第一层间介质层、所述空隙和第二隔离层上表面的第二层间介质层。与现有技术相比，本专利技术技术方案具有以下优点：1)先在衬底和多晶硅栅上依次形成中间层和隔离层，然后将多晶硅栅替换为金属栅极，在形成金属栅极之后，去除金属栅极侧壁的中间层，从而在金属栅极的两侧形成空隙(airgap)，由于该空隙很小，因此第二层间介质层不会填充该空隙，即该空隙会始终存在，因此最终可以降低MOS器件的寄生电容，提高器件的性能。2)所述多晶硅栅上方的所述隔离层、所述多晶硅栅上方的所述中间层和所述多晶硅栅都可以在同一干法刻蚀腔室中被去除，从而工艺比较简单，节省生产成本。3)通过合理选择第一层间介质层、中间层和隔离层的材质，使中间层和隔离层的刻蚀选择比、中间层和第一层间介质层的刻蚀选择比、隔离层和第一层间介质层的刻蚀选择比都比较大，从而可以减小金属栅极和多晶硅栅的厚度差，最终可以精确控制金属栅极的厚度，保证器件的性能稳定。附图说明图1至图7是本专利技术实施例中MOS器件的制作方法的示意图；图8至图13是本专利技术实施例中一种CMOS器件的制作方法的示意图；图14至图18是本专利技术实施例中另一种CMOS器件的制作方法的示意图。具体实施方式为使本文档来自技高网...

【技术保护点】
一种MOS器件的制作方法，其特征在于，包括：提供衬底，所述衬底上包括多晶硅栅，所述多晶硅栅两侧的衬底中包括源／漏区：在所述衬底和所述多晶硅栅上依次形成中间层、隔离层和第一层间介质层：进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；去除所述多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；去除所述多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述多晶硅栅的上表面齐平；去除所述多晶硅栅，形成沟槽；在所述沟槽中形成金属栅极；进行平坦化处理，使所述金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；去除位于所述金属栅极侧壁的所述中间层，形成空隙；在所述第一层间介质层、所述隔离层、所述空隙和所述金属栅极的上表面形成第二层间介质层。

【技术特征摘要】
1.一种MOS器件的制作方法，其特征在于，包括：提供衬底，所述衬底上包括多晶硅栅，所述多晶硅栅两侧的衬底中包括源/漏区；在所述衬底和所述多晶硅栅上依次形成中间层、隔离层和第一层间介质层；进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；去除所述多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；去除所述多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述多晶硅栅的上表面齐平；去除所述多晶硅栅，形成沟槽；在所述沟槽中形成金属栅极；进行平坦化处理，使所述金属栅极的上表面、所述第一层间介质层的上表面、所述隔离层的上表面和所述中间层的上表面齐平；去除位于所述金属栅极侧壁的所述中间层，形成空隙；在所述第一层间介质层、所述隔离层、所述空隙和所述金属栅极的上表面形成第二层间介质层。2.如权利要求1所述的MOS器件的制作方法，其特征在于，所述中间层的材质包括：无定形碳和有机抗反射材料中的一种或多种；所述中间层的厚度范围包括：3.如权利要求1或2所述的MOS器件的制作方法，其特征在于，所述隔离层的材质包括：氮化硅和氮氧化硅中的一种或两种；所述隔离层的厚度范围包括：4.如权利要求1所述的MOS器件的制作方法，其特征在于，所述中间层和所述隔离层的刻蚀选择比范围包括：8～20。5.如权利要求1所述的MOS器件的制作方法，其特征在于，所述中间层和所述第一层间介质层的刻蚀选择比范围包括：8～20；所述隔离层和所述第一层间介质层的刻蚀选择比范围包括：8～20。6.如权利要求1所述的MOS器件的制作方法，其特征在于，所述多晶硅栅上方的所述隔离层、所述多晶硅栅上方的所述中间层和所述多晶硅栅在同一干法刻蚀腔室中被去除。7.如权利要求1所述的MOS器件的制作方法，其特征在于，所述衬底和所述多晶硅栅之间包括高K栅介质层；形成所述金属栅极包括依次形成功函数金属层和栅极金属层。8.如权利要求1所述的MOS器件的制作方法，其特征在于，所述中间层采用化学气相沉积工艺形成；去除位于所述金属栅极侧壁的所述中间层采用灰化方法实现。9.一种CMOS器件的制作方法，其特征在于，包括：提供衬底，所述衬底包括第一区域和第二区域，与所述第一区域对应的衬底上包括第一多晶硅栅，与所述第二区域对应的衬底上包括第二多晶硅栅；在所述衬底、所述第一多晶硅栅和所述第二多晶硅栅上依次形成中间层、隔离层和第一层间介质层；进行平坦化处理，使所述第一层间介质层的上表面与所述隔离层的上表面齐平；在所述第二区域对应的隔离层和第一层间介质层上形成第一硬掩模层；去除所述第一多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；去除所述第一多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第一多晶硅栅的上表面齐平；去除所述第一多晶硅栅，形成第一沟槽；在所述第一沟槽中形成第一金属栅极，去除所述第一硬掩模层，且第一金属栅极的上表面与所述第一层间介质层的上表面齐平；在所述第一区域对应的隔离层和第一层间介质层上形成第二硬掩模层；去除所述第二多晶硅栅上方的所述隔离层，剩余的所述隔离层的上表面与所述中间层的上表面齐平；去除所述第二多晶硅栅上方的所述中间层，剩余的所述中间层的上表面与所述第二多晶硅栅的上表面齐平；去除所述第...

【专利技术属性】
技术研发人员：李凤莲，韩秋华，倪景华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：