数据同步电路及半导体装置制造方法及图纸

本发明专利技术涉及数据同步电路及半导体装置。本发明专利技术的目的在于，提供一种能抑制功耗及EMI的数据同步电路及半导体装置。本发明专利技术在通过根据输入时钟信号交替地进行对时钟线的电流送出及来自时钟线的电流引入而生成应供给到D触发器的内部时钟信号的时钟缓冲器内，设置有抑制对该时钟线的电流的送出量及引入量的电流抑制部。

【技术实现步骤摘要】
数据同步电路及半导体装置
本专利技术涉及将所输入的数据与时钟信号同步地导入而进行输出的数据同步电路及形成有这样的数据同步电路的半导体装置。
技术介绍
在形成于半导体芯片的数字信号处理装置中，搭载有使输入数据与时钟信号同步、送出到下一级的处理电路的数据同步电路。该数据同步电路由在与时钟信号同步的定时进行数据的导入的D触发器(flip — flop)、将从半导体芯片的外部供给的时钟信号供给到D触发器的时钟缓冲器构成(例如，参照专利文献I的图1)。此外，近年来，伴随着半导体加工的微小化、处理动作的高速化、电路规模的增加，搭载于半导体芯片的D触发器的数量也在增加。因此，浮现出起因于由在数据同步电路中的功率消耗的增大以及上述的时钟缓冲器及D触发器的同时动作造成的峰值电流的增加的产生EMI的问题。现有技术文献 专利文献 专利文献1:特开平11 - 15783号公报。
技术实现思路
专利技术要解决的课题 本专利技术的目的在于，提供一种能抑制功耗及EMI的数据同步电路及半导体装置。用于解决课题的方案 本专利技术的数据同步电路是根据输入时钟信号导入输入数据比特、进行同步化输出的数据同步电路，具有:根据所述时钟信号生成内部时钟信号，送出到时钟线的时钟缓冲器；以及在经由所述时钟线供给的所述内部时钟信号的边缘定时(edge timing)导入所述输入数据比特，进行输出的D触发器，其中，所述时钟缓冲器具有:通过根据所述输入时钟信号交替地进行对所述时钟线的电流的送出及来自所述时钟线的电流的引入而生成所述内部时钟信号的逆变器芯部；以及抑制所述电流的量的电流抑制部。此外，本专利技术的半导体装置是形成有根据输入时钟信号导入输入数据比特、进行同步化输出的数据同步电路的半导体装置，其中，所述数据同步电路具有:根据所述时钟信号生成内部时钟信号，送出到时钟线的时钟缓冲器；以及在经由所述时钟线供给的所述内部时钟信号的边缘定时导入所述输入数据比特，进行输出的D触发器，所述时钟缓冲器具有:通过根据所述输入时钟信号交替地进行对所述时钟线的电流的送出及来自所述时钟线的电流的引入而生成所述内部时钟信号的逆变器芯部；以及抑制所述电流的量的电流抑制部。专利技术效果 在本专利技术中，在通过根据输入时钟信号交替地进行对时钟线的电流送出及来自时钟线的电流引入而生成应供给到D触发器的内部时钟信号的时钟缓冲器内，设置有抑制对该时钟线的电流的送出量及引入量的电流抑制部。根据这样的结构，在输入时钟信号的各个边缘定时流到时钟缓冲器内的电流的量及该电流的峰值值会降低，因此，能谋求功耗及EMI的减低。【附图说明】图1是示出本专利技术的数据同步电路的电路图。图2是示出DFF部30的内部动作的时序图。图3是示出时钟逆变器10、20的内部结构的电路图。图4是示出在时钟逆变器10及20各自生成的内部时钟信号CN及CP的波形及消耗电流的变化的波形图。图5是示出时钟逆变器10、20的其它内部结构的电路图。图6是示出数据同步电路I的其它结构的电路图。图7是示出数据同步电路I的其它结构的电路图。图8是示出数据同步电路I的其它结构的电路图。【具体实施方式】图1是示出形成在作为半导体装置的半导体芯片的数据同步电路I的电路图。如图1所示，数据同步电路I包括作为时钟缓冲器的时钟逆变器10及20和作为边缘触发(edge trigger)型的D触发器(以下，称为DFF)的DFF部30。如图2所示，时钟逆变器10生成使所输入的时钟信号CLK的逻辑电平反转的时钟信号作为内部时钟信号CN，经由时钟线LI将其供给到时钟逆变器20及DFF部30。另外，如图2所示，时钟信号CLK是电压在电源电压VDD及接地电压GND之间变化的时钟信号。此时，在时钟信号CLK中，成为电源电压VDD的区间与逻辑电平I对应，成为接地电压GND的区间与逻辑电平O对应。如图2所示，时钟逆变器20生成使这样的内部时钟信号CN的逻辑电平反转的时钟信号作为内部时钟信号CP，经由时钟线L2将其供给到DFF部30。DFF部30在分别从时钟逆变器10及20供给的内部时钟信号CN及CP的时钟脉冲的边缘定时导入输入数据比特D，将其作为同步数据比特Q输出。此外，DFF部30在输出上述的同步数据比特Q的同时，还输出使该同步数据比特Q进行逻辑反转的反转同步数据比特QB。如图1所示,DFF部30由传输门(transmission gate)(以下，称为TG)31?34及逆变器35?39构成。另外，TG31?34分别由P通道MOS (Metal Oxide Semiconductor:金属氧化物半导体)型晶体管和η通道MOS型晶体管以并联方式连接而成。DFF30由如图1所示的第一锁存器(latch)部和第二锁存器部构成，其中，第一锁存器部由TG31、TG32、逆变器35及36构成，第二锁存器部由TG33、TG34、逆变器37?39构成。对属于第一锁存器部的TG31的P通道侧的栅极端子供给内部时钟信号CN，对η通道侧的栅极端子供给内部时钟信号CP。如图2所示，TG31只有在内部时钟信号CP为逻辑电平I且内部时钟信号CN为逻辑电平O的情况下，才导入输入数据比特D的值，将其作为数据比特Da供给到逆变器35。逆变器35将使这样的数据比特Da或数据比特Dd (后述)的逻辑电平反转的反转数据比特Db分别供给到TG33及逆变器36。逆变器36将使该反转数据比特Db的逻辑电平反转的数据比特作为如图2所示的数据比特D。供给到TG32。对TG32的η通道侧的栅极端子供给内部时钟信号CN，对P通道侧的栅极端子供给内部时钟信号CP。TG32只有在内部时钟信号CP为逻辑电平O且内部时钟信号CN为逻辑电平I的情况下，才导入上述数据比特D。的值，将其作为数据比特Dd供给到逆变器35。根据上述的结构，第一锁存器部在内部时钟信号CP为逻辑电平I的期间导入输入数据比特D，将使其逻辑电平反转的反转数据比特Db送出到第二锁存器部，另一方面，在内部时钟信号CP为逻辑电平O的期间，一边保持该反转数据比特Db的值一边将其送出到第二锁存器部。对属于第二锁存器部的TG33的P通道侧的栅极端子供给内部时钟信号CP，对η通道侧的栅极端子供给内部时钟信号CN。TG33只有在内部时钟信号CN为逻辑电平I且内部时钟信号CP为逻辑电平O的情况下，才导入从第一锁存器部供给的反转数据比特Db的值，将其作为数据比特De供给到逆变器37。逆变器37将使这样的数据比特De的逻辑电平反转的数据比特作为如图2所示的同步数据比特Q输出，并且将其分别供给到逆变器38及39。逆变器38将使同步数据比特Q的逻辑电平反转的数据比特作为如图2所示的反转同步数据比特QB输出。逆变器39将使同步数据比特Q的逻辑电平反转的数据比特作为反转数据比特Df供给到TG34。对TG34的η通道侧的栅极端子供给内部时钟信号CP，对ρ通道侧的栅极端子供给内部时钟信号CN。TG34只有在内部时钟信号CP为逻辑电平I且内部时钟信号CN为逻辑电平O的情况下，才导入上述反转数据比特Df的值，将其作为数据比特De供给到逆变器37。根据上述的结构，第二锁存器部在内部时钟信号CP为逻辑电平O的期间导入从第一锁存器部供给的反转数据比特Db，将使其逻辑电平反转的数据比特作为同步数据比特Q输出本文档来自技高网...

【技术保护点】
一种数据同步电路，根据输入时钟信号导入输入数据比特，进行同步化输出，其特征在于，具有：时钟缓冲器，根据所述时钟信号生成内部时钟信号，送出到时钟线；以及D触发器，在经由所述时钟线供给的所述内部时钟信号的边缘定时导入所述输入数据比特，进行输出，所述时钟缓冲器具有：逆变器芯部，通过根据所述输入时钟信号交替地进行对所述时钟线的电流的送出及来自所述时钟线的电流的引入而生成所述内部时钟信号；以及电流抑制部，抑制所述电流的量。

【技术特征摘要】
2012.08.09 JP 2012-1773651.一种数据同步电路，根据输入时钟信号导入输入数据比特，进行同步化输出，其特征在于，具有: 时钟缓冲器，根据所述时钟信号生成内部时钟信号，送出到时钟线；以及D触发器，在经由所述时钟线供给的所述内部时钟信号的边缘定时导入所述输入数据比特，进行输出， 所述时钟缓冲器具有: 逆变器芯部，通过根据所述输入时钟信号交替地进行对所述时钟线的电流的送出及来自所述时钟线的电流的引入而生成所述内部时钟信号；以及电流抑制部，抑制所述电流的量。2.根据权利要求1所述的数据同步电路，其特征在于， 所述电流抑制部，在所述时钟线上的电压成为第一阈值以上的情况下，使对所述时钟线的电流的送出停止，在所述时钟线上的电压成为比所述第一阈值低的第二阈值以下的情况下，使来自所述时钟线的电流的引入停止。3.根据权利要求2所述的数据同步电路，其特征在于， 所述逆变器芯部具有: P通道MOS型的第一晶体管，对栅极端子供给所述输入时钟信号，根据所述输入时钟信号对所述时钟线送出所述电流；以及 η通道MOS型的第二晶 体管，对栅极端子供给所述输入时钟信号，根据所述输入时钟信号从所述时钟线引入电流， 所述电流抑制部具有: P通道MOS型的第三晶体管，在源极端子施加电源电压，漏极端子与所述第一晶体管的源极端子连接，栅极端子与所述时钟线连接；以及 η通道MOS型的第四晶体管，在源极端子施加接地电压，漏极端子与所述第二晶体管的源极端子连接，栅极端子与所述时钟线连接。4.根据权利要求3所述的数据同步电路，其特征在于， 所述第一阈值是从所述电源电压减去第三晶体管的阈值电压的值， 所述第二阈值是所述第四晶体管的阈值电压。5.根据权利要求3或4所述的数据同步电路，其特征在于， 还包括第五晶体管，根据禁用信号在所述第三晶体管的栅极端子施加所述电源电压。6.根据权利要求3或4所述的数据同步电路，其特征在于，还包括: 上拉电路，根据禁用信号，经由电阻对传送所述输入数据比特的数据输入线施加所述电源电压；以及 下拉电路，根据所述禁用信号，经由电阻对传送所述输入时钟信号...

【专利技术属性】
技术研发人员：新井健嗣，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：