减少处理器的非核心电路的功率消耗制造技术

在一种实施例中，多核心处理器包括多个核心和非核心，其中非核心包括含有高速缓存存储器、路由器和功率控制单元（PCU）的各种逻辑单元。在多核心处理器处于低功率状态时，PCU可以时钟门控逻辑单元和高速缓存存储器中的至少一个，以便由此减少动态功率消耗。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】在一种实施例中，多核心处理器包括多个核心和非核心，其中非核心包括含有高速缓存存储器、路由器和功率控制单元（PCU）的各种逻辑单元。在多核心处理器处于低功率状态时，PCU可以时钟门控逻辑单元和高速缓存存储器中的至少一个，以便由此减少动态功率消耗。【专利说明】减少处理器的非核心电路的功率消耗背景许多现今的处理器被实现为包括多个独立核心和附加逻辑的多核心形式，附加逻辑常常被称为“非核心(uncore)”，其包含共享的高速缓存存储器、控制器、输入/输出(I/O)电路、功率控制电路等等。通常，在处理器进入给定水平的低功率模式时，在不需要一个或多个核心执行有用的工作时，可以禁用这些核心的电路以便减少功率消耗。尽管如此，在这些模式中，例如在高级配置和电源接口(ACPI)规范(例如，于2006年10月公布的Rev.3.0b)的所谓C状态中，非核心保持满载功率。作为非核心的这一上电特征的结果，在低功率模式中仍然发生整个处理器插槽的不期望的功率消耗量。这在多插槽平台中的诸如服务器处理器等的特定处理器中尤其如此，这是由于这些设备通常在诸如末级高速缓存存储体(last level cache bank)、高速缓存控制器、离片链路(ο---chip link)、存储器控制器等等的多个非核心单元方面超出了极限。为了提供这一功能性，大量的逻辑可以出现在非核心中，即使是在插槽空闲时也是如此，这又引起了大量的动态功耗。这由于消费者和管理机构两者均要求显著减少服务器空闲功耗而引起的问题。附图简述图1是根据本专利技术的一种实施例的处理器的框图。图2是根据本专利技术的一种实施例的多处理器系统的框图。图3是根据本专利技术的一种实施例用于进入宏时钟门控状态(macro clock gatingstate)的方法的流程图。图4是根据本专利技术的一种实施例的宏时钟门控进入流(entry flow)的流程图。图5是根据本专利技术的一种实施例的宏时钟门控退出流(exit flow)的流程图。图6是根据本专利技术的一种实施例的处理器核心的框图。图7是根据本专利技术的一种实施例的系统的框图。详细描述各实施例可以在处理器插槽空闲时减少非核心动态功率，由此减少整体服务器空闲功率。尤其，各实施例可以允许“宏时钟门控”(MCG)以便允许插槽的非核心进入低功率状态，在低功率状态中，例如经由时钟门控，可以禁用非核心本身的大部分。在一些实施例中，在判断不仅包括非核心的插槽处于低功率状态而且多插槽系统的附加插槽也处于低功率状态时，可以进入这种MCG操作。在一种实施例中，MCG操作可以包括在确保不会丢失正在处理的事务的同时门控非核心中的大部分逻辑的时钟。在非核心中不存在剩余的正在处理的事务时，在MCG进入流的结束时，可以进入MCG 状态。另外，MCG操作可以包括在外部请求或内部或外部事件发生时根据MCG退出流用最小等待时间来解控(ungate)非核心逻辑的时钟。现在参见图1，所示出的是根据本专利技术的一种实施例的处理器的框图。具体地，图1示出处理器100，该处理器100是多核心处理器且尤其适用于基于服务器的应用。如图可见，处理器100包括多个核心IlOc1-1lOlltj尽管在图1的实施例中被示出为带有特定数量的核心，但应理解，本专利技术的范围不限于此。每一核心可以与私有存储(例如一个或多个级别的高速缓存存储器)相关联。另外，每一核心被示出为经由相应的高速缓存存储体控制器1150—115n耦合到一片共享的高速缓存存储器，例如，由多片UOc1-UO11形成的末级高速缓存(LLC)。如图可见，经由不同的核心和高速缓存的通信可以经由基于环的互连(ring-based interconnect)发生,基于环的互连可以是双向可缩放环互连160a_b。为了提供离片通信(off-chip communication),可以存在各种不同的端口和代理。具体地如图可见，除了存储器I/O端口 175之外，可以存在多个点对点(PtP)输入/输出(I/O)端口 170，该存储器I/O端口 175把插槽耦合到系统存储器的本地部分，例如，动态随机存取存储器(DRAM)经由可缩放存储器互连(SMI)耦合到插槽。可以使用各种处理器代理实现高速缓存一致性协议。在一种实施例中，PtP链路可以根据Intel?快速通道互联(QPI)协议提供通信，该协议是包括多个层的高速缓存一致性协议，这些层包括物理层、链路层和协议层。通过使用这一协议，可以在包括多个缓存代理的系统中进行一致性通信。根据本专利技术的一种实施例，“缓存代理”通常表示可以请求和缓存存储器数据的副本(并修改数据)的高速缓存逻辑。这样的缓存代理可以包含适合路由存储器请求的高速缓存控制器。该协议沿着低等待时间链路在经由PtP链路耦合在一起的设备之间提供通信的多个信道和虚拟网络上提供各种通信。当然，本专利技术的范围不限于此，且在其他实施例中，PtP链路可以是根据另一通信协议。如图1中进一步可见的，路由器130耦合到一对本地代理140。一HO1，本地代理HO0-HO1又可以与相应的存储器控制器HStl-HS1通信。这些存储器控制器145可以依次例如经由SMI互连、经由存储器I/O端口 175耦合到系统存储器的本地部分，例如，耦合到处理器的一个或多个双列直插式存储器模块(DIMM)。在图1的实施例中，非核心因而通常由路由器130、LLC120、高速缓存存储体控制器115、本地代理140、系统环接口 160、存储器控制器145和功率控制单元(P⑶)150组成。这些单元中的每一个可以受到被称为非核心时钟的公共时钟信号时控。尽管为便于阐释未示出，但应理解，可以在非核心的时钟生成电路中生成非核心时钟。通过门控非核心的某些单元中的非核心时钟，MCG操作可以基本上实现低动态功率。在一种实施例中，在MCG模式期间，非核心的若干单元可以保持上电和活动(借助于活动时钟信号)。即，路由器130和PCU150可以保持上电，尽管在其他实施例中可以时钟门控附加的或不同的单元。通常，路由器130可以被配置为把传入的QPI链路分组路由到适当的片上目的地。另外，它也路由在片上单元之间发送的分组。因而，可以把从外部插槽以及I/O中枢到来的传入分组提供给路由器130的输入端口。功率控制单元150可以包括微控制器或其他控制逻辑，以便定序和控制MCG进入进程和退出进程，并且应对诸如核心(和封装)C状态进入和退出等的其他功率管理任务。尽管借助于图1的实施例中的这种特定实现示出，但应理解，本专利技术的范围不限于此，且在其他实施例中多核心处理器可以具有不同的配置。注意，术语“设备”或“代理”是一般的，且可以被用来描述被耦合到链路的任何电组件。“链路”或“互连”通常被定义为建立用于消息(即置于预先确定的格式的信息)的通信通路的信息运载介质。链路或互连可以是有线的物理介质(例如，总线，一个或多个电线、迹线、电缆等等)或无线介质(例如，与无线信令技术组合的空气(air in combination withwireless signaling technology))。各实施例可以用于多种不同的系统类型。在某些实现中，系统可以是诸如具有非统一存储器体系结构(NUMA)的多处理器服务器等的多插槽系统。现在参见图2，所示出的是根据本专利技术的一本文档来自技高网...

【技术保护点】
一种装置，包括：多核心处理器，所述多核心处理器包括多个核心和非核心，所述非核心包括至少一个高速缓存存储器、多个逻辑单元，所述多个逻辑单元包括路由器、功率控制单元（PCU）和至少一个其他逻辑单元，其中在所述多核心处理器处于低功率状态时所述PCU时钟门控所述至少一个高速缓存存储器和所述多个逻辑单元中的至少一个。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：S·巴拉苏布拉马尼恩，T·托马斯，S·石栗玛丽，B·加内桑，
申请(专利权)人：英特尔公司，
类型：
国别省市：