本发明专利技术公开了一种抑制隧穿晶体管泄漏电流的方法及相应的器件和制备方法，属于CMOS超大集成电路（ULSI）中的场效应晶体管逻辑器件与电路领域。本发明专利技术通过在源区和隧穿结下方的体区之间插入绝缘层，而在源区和沟道之间的隧穿结处不插入绝缘层，从而有效抑制了小尺寸TFET器件体内的源漏直接隧穿泄漏电流，并同时能有效改善亚阈值斜率。且相应的器件制备方法与现有的CMOS工艺完全兼容。
【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，属于CMOS超大集成电路（ULSI）中的场效应晶体管逻辑器件与电路领域。本专利技术通过在源区和隧穿结下方的体区之间插入绝缘层，而在源区和沟道之间的隧穿结处不插入绝缘层，从而有效抑制了小尺寸TFET器件体内的源漏直接隧穿泄漏电流，并同时能有效改善亚阈值斜率。且相应的器件制备方法与现有的CMOS工艺完全兼容。【专利说明】
本专利技术属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及一种。
技术介绍
在摩尔定律的驱动下，传统MOSFET的特征尺寸不断缩小，如今已经到进入纳米尺度，随之而来，器件的短沟道效应等负面影响也愈加严重。漏致势垒降低、带带隧穿等效应使得器件关态漏泄电流不断增大，同时，传统MOSFET的亚阈值斜率受到热电势的限制无法随着器件尺寸的缩小而同步减小，由此增加了器件功耗。功耗问题如今已经成为限制器件等比例缩小的最严峻的问题。为了能将器件应用在超低压低功耗领域，采用新型导通机制而获得超陡亚阈值斜率的器件结构和工艺制备方法已经成为小尺寸器件下大家关注的焦点。近些年来研究者们提出了 一种可能的解决方案，就是采用隧穿晶体管(TFET )。TFET不同于传统MOSFET，其源漏掺杂类型相反，利用栅极控制反向偏置的P-1-N结的带带隧穿实现导通，能突破传统MOSFET亚阈值斜率60mV/dec的限制，并且长沟情况下其漏电流非常小。TFET具有低漏电流、低亚阈值斜率、低工作电压和低功耗等诸多优异特性，但由于受源结隧穿几率和隧穿面积的限制，TFET面临着开态电流小的问题，极大限制了 TFET器件的应用。另外一方面，对于小尺寸的TFET,当栅长小于约20nm,在体区来自源到漏的直接带带隧穿电流会急剧增大，使得TFET器件的泄漏电流和亚阈值斜率严重退化。采用超薄体SOI衬底的TFET可以一定程度上抑制这种短沟效应，但是由于薄硅膜下埋氧层的存在，散热问题将成为主要问题，自热效应严重，影响器件特性，同时薄硅膜的要求也增加的器件的工艺复杂度。
技术实现思路
本专利技术的目的在于提出一种。该方法通过在源区和隧穿结下方的体区之间插入绝缘层，而在源区和沟道之间的隧穿结处不插入绝缘层，从而有效抑制了小尺寸TFET器件体内的源漏直接隧穿泄漏电流，并同时能有效改善亚阈值斜率。相应的器件制备方法与现有的CMOS工艺完全兼容。本专利技术的技术方案如下:本专利技术提供的隧穿晶体管包括一个高阻半导体衬底(I)、一个高掺杂源区(10)、一个低掺杂漏区(11 )，一个栅介质层(3)和一个控制栅(4)。所述高掺杂源区(10)和沟道之间构成隧穿晶体管的隧穿结，隧穿结的厚度h为5-10nm，隧穿结下方设有绝缘层(7)，绝缘层(7)位于高掺杂源区(10)和高阻半导体衬底(I)之间，且厚度为50-500nm。所述掺杂源区和掺杂漏区分别位于控制栅的两侧，且掺杂类型相反，掺杂浓度不同。对于N型晶体管，源区为高掺杂P+源区，掺杂浓度为5 X IO19?I X 1021cm_3，漏区为低掺杂N漏区，掺杂浓度为I X IO18?lX1019cnT3。对于P型晶体管，源区为高掺杂N+源区，掺杂浓度为5 X IO19?1父1021011_3，漏区为较低掺杂？漏区，掺杂浓度为1\1018?1\1019011_3。所述高阻半导体衬底为轻掺杂，掺杂类型和源区掺杂一致，掺杂浓度小于IX 1017cnT3。上述隧穿晶体管的制备方法，包括以下步骤:(I)在高阻半导体衬底上通过浅槽隔离定义有源区；(2)生长栅介质层，淀积控制栅材料和硬掩膜层；(3)光刻和刻蚀，形成控制栅图形，并利用侧墙工艺，形成器件的一层薄侧墙保护结构，薄侧墙的厚度决定了源结到控制栅边缘的距离，根据设计决定；(4)光刻暴露出源区，以栅侧墙为保护层，各向异性刻蚀源区的硅，刻蚀深度为隧穿结的厚度h;然后淀积抗氧化材料，再一次光刻暴露出源区，各向异性刻蚀该抗氧化材料，形成单边抗氧化侧墙；(5)以抗氧化侧墙为保护，进一步各向异性刻蚀源区的硅形成凹陷的硅槽结构；氧化暴露的硅，形成绝缘层；(6)去掉抗氧化层，然后淀积源材料，过刻源材料层直到沟道表面；(7)光刻暴露出源区，以光刻胶和控制栅为掩膜，离子注入形成高掺杂源区；然后光刻暴露出漏区，以光刻胶和控制栅为掩膜，离子注入形成另一种掺杂类型的低掺杂漏区，然后快速高温热退火激活源漏掺杂杂质；(8)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得所述的隧穿场效应晶体管，如图8所示。上述的制备方法中，所述步骤(I)中的半导体衬底材料选自S1、Ge、SiGe、GaAs或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(G0I)。上述的制备方法中，所述步骤(2)中的栅介质层材料选自Si02、Si3N4和高K栅介质材料。上述的制备方法中，所述步骤(2)中的生长栅介质层的方法选自下列方法之一:常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。上述的制备方法中，所述步骤(2)中的控制栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。上述的制备方法中，所述步骤(3)中的薄侧墙材料为SiO2等氧化物。上述的制备方法中，所述步骤(4)中的抗氧化材料为Si3N4等不易被氧化的材料。上述的制备方法中，所述步骤(6)中的源漏材料选自多晶硅、Ge、SiGe、GaAs或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体。本专利技术抑制隧穿晶体管泄漏电流的方法具体为，在隧穿晶体管的的隧穿结处下方设有绝缘层，绝缘层位于源区和沟道下方的体区之间，利用绝缘层抑制隧穿晶体管的源漏直接隧穿的泄漏电流。本专利技术的技术效果如下:一、本专利技术的方法通过在隧穿结下方引入绝缘层，可以有效地降低小尺寸TFET器件的源到漏的直接带带隧穿几率，从而抑制隧穿晶体管的隧穿泄漏电流，获得较低的关态电流。且绝缘层的电场集边效应使得该器件发生带带隧穿时能获得比传统TFET更高的电场，从而提高TFET器件的亚阈特性。二、利用本专利技术的方法制备的隧穿晶体管具有高掺杂源和较低掺杂漏，源区掺杂浓度为5X IO19~IX IO21CnT3，漏区掺杂浓度为IX IO18~IX 1019cnT3，且源和漏的掺杂类型相反，衬底为轻掺杂且掺杂类型和源区一致，掺杂浓度小于I X 1017cm_3。该晶体管利用隧穿结处的带带隧穿机制导通，能突破MOSFET器件的亚阈值斜率的限制，获得比常规TFET器件和MOSFET器件更陡直的亚阈特性。低浓度的漏区掺杂也能有效降低漏结处的带带隧穿几率，抑制漏结处的隧穿电流，从而抑制器件的双极导通效应。另外，由于本专利技术的隧穿晶体管的半导体衬底为轻掺杂，且掺杂类型和源相同，因此是一种三端器件，衬底直接通过源结引出了，相比四端器件的MOSFET能获得更小的版图面积和更高的集成度。再有，相比常规SOI TFET结构，本专利技术的隧穿晶体管能有效解决SOI结构的散热问题，抑制自热效应。三、本专利技术的方法相应的隧穿晶体管的制备方法与现有的CMOS工艺完全兼容。隧穿结厚度由刻蚀工艺决定，相比SOI TFET结构，能缓解对薄膜工艺的要求。且制备方法中，最后淀积源材料层可以方便地实现TFET异质结的设计，本文档来自技高网...
【技术保护点】
一种隧穿晶体管，包括一个高阻半导体衬底（1）、一个高掺杂源区（10）、一个低掺杂漏区（11），一个栅介质层（3）和一个控制栅（4），所述高掺杂源区（10）和沟道之间构成隧穿晶体管的隧穿结，隧穿结的厚度h为5?10nm，其特征在于，隧穿结下方设有绝缘层（7），绝缘层（7）位于高掺杂源区（10）和高阻半导体衬底（1）之间，绝缘层（7）的厚度为50?500nm，所述高掺杂源区（10）和低掺杂漏区（11）掺杂类型相反，对于N型晶体管，高掺杂P+源区的掺杂浓度为5×1019～1×1021cm?3，低掺杂N漏区的掺杂浓度为1×1018～1×1019cm?3；对于P型晶体管，高掺杂N+源区的掺杂浓度为5×1019～1×1021cm?3，低掺杂P漏区的掺杂浓度为1×1018～1×1019cm?3。
【技术特征摘要】
【专利技术属性】
技术研发人员：黄如，黄芊芊，吴春蕾，王佳鑫，王超，王阳元，
申请(专利权)人：北京大学，
类型：发明
国别省市：
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