快闪存储器控制器、快闪存储器侦错方法技术

一种快闪存储器控制器，包括：一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；一状态单元，用以判断快闪存储器控制器的状态；一处理单元，连接读写单元与状态单元，用以控制读写单元；以及一辅助单元，连接一第一数据线、一第二数据线与处理单元，用以接收并储存来自处理单元的一字串，其中当快闪存储器控制器完成写入数据传输后，辅助单元通过第一数据线与第二数据线输出字串。

Flash memory controller, flash memory debug method

A flash memory controller comprises a reading unit, connected with a flash memory, and is used to perform a write instruction or a read instruction; a state judgment unit, flash memory controller with state; a processing unit, connecting read-write unit and the state unit, used to read and write and a control unit; the auxiliary unit is connected to a first data line, a data line and a second processing unit for receiving and storing the string from the processing unit, wherein when the flash memory controller to complete the write data transmission, auxiliary unit through a data line and a data line output string second.

【技术实现步骤摘要】
快闪存储器控制器、快闪存储器侦错方法
本专利技术有关于快闪存储器装置，特别是有关于一种嵌入式快闪存储器装置。
技术介绍
非挥发快闪存储器(non-volatilememory)被广泛使用在很多应用中，例如固态硬盘(solid-statedisk，SSD)、存储卡、数字相机、数字摄影机、多媒体播放器、移动电话、电脑和许多其他电子装置。然而，当储存在快闪存储器中的处理数据(例如韧体firmware)遗失或受损时(亦或者设计错误)，会导致快闪存储器控制器的处理单元无法正常操作，使得使用者无法读取快闪存储器中的内容。因此，亟需要一种快闪存储器控制器，使得当储存在快闪存储器中的处理数据有错误(bug)时，可分析快闪存储器的数据并确认错误所在。
技术实现思路
有鉴于此，本申请一种快闪存储器控制器，包括：一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；一状态单元，用以判断快闪存储器控制器的状态；一处理单元，连接读写单元与状态单元，用以控制读写单元；以及一辅助单元，连接一第一数据线、一第二数据线与处理单元，用以接收并储存来自处理单元的一字串，其中当快闪存储器控制器完成写入数据传输后，辅助单元通过第一数据线与第二数据线输出字串。本申请亦提供一种快闪存储器侦错方法，适用于具有一读写单元、一状态单元和一处理单元的一快闪存储器控制器与一快闪存储器，包括：通过快闪存储器控制器的一辅助单元接收并储存来自处理单元的一字串；通过状态单元判断快闪存储器控制器的状态；以及当快闪存储器控制器完成写入数据传输后，通过辅助单元通过一第一数据线与一第二数据线输出字串。本申请亦提供一种快闪存储器控制器，包括：一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；一状态单元，系用以判断快闪存储器控制器的状态；一处理单元，连接读写单元与状态单元，并且用以控制读写单元；以及一辅助单元，连接一第一数据线、一第二数据线、与处理单元，辅助单元系用以接收并储存来自处理单元的一字串，其中当快闪存储器控制器启动读取数据传输前，辅助单元通过第一数据线与第二数据线输出字串。本申请亦提供一种快闪存储器侦错方法，适用于具有一读写单元、一状态单元和一处理单元的一快闪存储器控制器与一快闪存储器，包括：通过快闪存储器控制器的一辅助单元接收并储存来自处理单元的一字串；通过状态单元判断快闪存储器控制器的状态；以及当快闪存储器控制器启动读取数据传输前，通过辅助单元通过一第一数据线与一第二数据线输出字串。为了让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：【附图说明】图1是本申请的快闪存储器控制器190的一示意图；图2是本申请的快闪存储器系统200的一示意图；图3是本申请的嵌入式快闪存储器状态机的一读取时序图；图4是本申请的嵌入式快闪存储器状态机的一写入时序图；图5是本申请的安全数字存储卡状态机的一写入时序图；图6是本申请的快闪存储器侦错方法的一流程图；以及图7是本申请的快闪存储器侦错方法的另一流程图。【主要元件符号说明】190、290：快闪存储器控制器；110、210：读写单元；120、220：状态单元；130、230：处理单元；140、240：辅助单元；150、250：快闪存储器；160、260：传输通道；270：主控装置；280：侦错装置；281：侦测单元；282：接收单元；190、290：快闪存储器控制器；111、211：快闪存储器存取状态机；112、212：静态随机存取存储器；CLK：时钟信号线；CMD：命令信号线；DM1、DM2：侦错消息；ES：致能信号；PD：处理数据；DAT0～DAT3：数据线；200：快闪存储器系统；P1～P3：周期。【具体实施方式】前文已对本专利技术做各特征的摘要，请参考本文及附图，于此将做更详细的描述。本专利技术配合附图做详细的描述，然而非用以限制本专利技术。相反的，在不脱离后附的申请专利范围中所界定的范围及精神，本专利技术当可做所有型式的更动及润饰。图1是本申请的快闪存储器控制器190的一示意图。如图1所示，快闪存储器控制器190包括一读写单元(read/writeunit)110、一状态单元(statemachine)120、一处理单元130和一辅助单元(auxiliaryunit)140。读写单元110连接一快闪存储器150，并用以执行一写入指令或一读取指令。处理单元130控制读写单元110的操作包含处理单元130指示读写单元110执行写入指令和读取指令。详细而言，读写单元110包括一快闪存储器存取状态机(flashaccessstatemachine)111和一静态随机存取存储器(staticrandomaccessmemory,SRAM)112。快闪存储器存取状态机111耦接于处理单元130和快闪存储器150之间，用以执行一写入指令或一读取指令。快闪存储器150可以是反及栅型(NAND)快闪存储器(flashmemory)或反或栅型(NOR)快闪存储器。另外，快闪存储器存取状态机111输出存取信号至快闪存储器150，存取信号可包括晶片致能信号(CE#)、命令锁存(latch)致能信号(CLE)、位址锁存致能信号(ALE)、写入致能信号(WE#)、读取致能信号(RE#)及待命∕忙碌信号(R/B#)。静态随机存取存储器112耦接至快闪存储器存取状态机111、状态单元120和处理单元130，用以储存任何来自于状态单元120或处理单元130的数据。状态单元120耦接于处理单元130与主控装置(host)(如图2的主控装置270)之间，并且状态单元120通过符合嵌入式快闪存储器规范的一传输通道160与主控装置170进行通信。换言之，主控装置170为嵌入式快闪存储器主控装置。状态单元120为一嵌入式快闪存储器状态机(embededmultimediacardstatemachine,EMMCstatemachine)及/或一安全数字存储卡状态机(securedigitalmemorycardstatemachine,SDstatemachine)状态单元120用以判断快闪存储器控制器190的状态。处理单元130连接读写单元110与状态单元120，用以控制读写单元110。辅助单元140连接数据线DAT1、DAT2与处理单元130，用以接收并储存来自处理单元130的侦错消息DM1，其中侦错消息DM1包含字串(string)ST。当辅助单元140收到一休眠信号时，辅助单元140暂停运作。需说明的是，当状态单元120为安全数字存储卡状态机时，传输通道160包括一时钟信号线CLK、一命令信号线CMD和多个数据线DAT0～DAT3。当状态单元120为嵌入式快闪存储器状态机时，传输通道160包括时钟信号线CLK、命令信号线CMD和多个数据线DAT0～DAT7。当快闪存储器控制器190完成写入数据传输后(例如忙碌状态(busystatus)周期或循环冗余核对状态(CyclicalRedundancyCheckstatus，CRCstatus))，状态单元120输出一启动信号ES给辅助单元140，辅助单元140通过数据线DAT1与DAT2输出侦错消息DM2(含有字串ST)至一侦错装置本文档来自技高网...

【技术保护点】
一种快闪存储器控制器，包括：一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；一状态单元，用以判断该快闪存储器控制器的状态；一处理单元，连接该读写单元与该状态单元，用以控制该读写单元；以及一辅助单元，连接一第一数据线、一第二数据线与该处理单元，用以接收并储存来自该处理单元的一字串，其中当该快闪存储器控制器完成写入数据传输后，该辅助单元通过该第一数据线与该第二数据线输出该字串。

【技术特征摘要】
2012.07.10 TW 1011247241.一种快闪存储器控制器，包括：一读写单元，连接一快闪存储器，并用以执行一写入指令或一读取指令；一状态单元，用以判断该快闪存储器控制器的状态；一处理单元，连接该读写单元与该状态单元，用以控制该读写单元；以及一辅助单元，连接一第一数据线、一第二数据线与该处理单元，用以接收并储存来自该处理单元输出的夹带一字串的第一侦错消息，其中当该快闪存储器控制器完成写入数据传输后，该辅助单元通过该第一数据线与该第二数据线输出夹带该字串的一第二侦错消息至一侦错装置，其中该侦错装置判断该第一数据线以及该第二数据线所输出的信号是否为一该第二侦错消息。2.根据权利要求1所述的快闪存储器控制器，其特征在于，当该快闪存储器控制器处于忙碌状态时，该状态单元输出一启动信号给该辅助单元。3.根据权利要求1所述的快闪存储器控制器，其特征在于，当该辅助单元收到一休眠信号时，该辅助单元暂停运作。4.根据权利要求1所述的快闪存储器控制器，其特征在于，该处理单元控制该读写单元的操作包含该处理单元指示该读写单元执行该写入指令。5.根据权利要求1所述的快闪存储器控制器，其特征在于，该处理单元控制该读写单元的操作包含该处理单元指示该读写单元执行该读取指令。6.根据权利要求1所述的快闪存储器控制器，其特征在于，该侦错装置包括一侦测单元以及一接收单元，该侦错装置连接至该第一数据线与该第二数据线。7.根据权利要求6所述的快闪存储器控制器，其特征在于，当该侦测单元判断该第一数据线以及该第二数据线所输出的信号为该第二侦错消息时，该接收单元系用以接收该信号。8.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元通过该第一数据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。9.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元系以反相信号通过该第一数据线与该第二数据线输出该字串。10.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元在该字串中加入同位核对码。11.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元以一预设波特速率输出该第二侦错消息至一侦错装置，并且该预设波特速率相异于该状态单元与一主控装置之间的传输速度。12.根据权利要求1所述的快闪存储器控制器，其特征在于，该读写单元包括：一快闪存储器存取状态机，用以从该快闪存储器读取一处理数据；以及一静态随机存取存储器，用以储存该处理数据。13.根据权利要求1所述的快闪存储器控制器，其特征在于，该完成写入数据传输系指完成在该第一数据线与该第二数据线的写入数据传输。14.根据权利要求1所述的快闪存储器控制器，其特征在于，该第一数据线为DAT1，且该第二数据线为DAT2。15.根据权利要求1所述的快闪存储器控制器，其特征在于，该辅助单元更连接一第三数据线，且该辅助单元根据该第三数据线判断在该第一数据线与该第二数据线的写入数据传输是否完成。16.根据权利要求15所述的快闪存储器控制器，其特征在于，该第三数据线为DAT0。17.一种快闪存储器侦错方法，适用于具有一读写单元、一状态单元和一处理单元的一快闪存储器控制器与一快闪存储器，包括：通过该快闪存储器控制器的一辅助单元接收并储存来自该处理单元输出的夹带一字串的第一侦错消息；通过该状态单元判断该快闪存储器控制器的状态；当该快闪存储器控制器完成写入数据传输后，通过该辅助单元通过一第一数据线与一第二数据线输出夹带该字串的一第二侦错消息至一侦错装置；以及利用该侦错装置判断该第一数据线以及该第二数据线所输出的信号是否为该第二侦错消息。18.根据权利要求17所述的快闪存储器侦错方法，其特征在于，更包括：当该快闪存储器控制器处于忙碌状态时，从该状态单元输出一启动信号给该辅助单元。19.根据权利要求17所述的快闪存储器侦错方法，其特征在于，更包括：当该辅助单元收到一休眠信号时，暂停该辅助单元的运作。20.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该处理单元指示该读写单元执行该写入指令。21.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该处理单元指示该读写单元执行该读取指令。22.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该字串由该处理单元输出至该辅助单元。23.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该辅助单元通过该第一数据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。24.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该辅助单元系以反相信号通过该第一数据线与该第二数据线输出该字串。25.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该辅助单元在该字串中加入同位核对码。26.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该辅助单元以一预设波特速率输出该第二侦错消息至一侦错装置，并且该预设波特速率相异于该状态单元与一主控装置之间的传输速度。27.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该完成写入数据传输系指完成在该第一数据线与该第二数据线的写入数据传输。28.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该第一数据线为DAT1，且该第二数据线为DAT2。29.根据权利要求17所述的快闪存储器侦错方法，其特征在于，该辅助单元更连接一第三数据线，且该辅助单元根据该第三数据线判断在该第一数据线与该第二数据线的写入数据传输是否完成。30.根据权利要求29所述的快闪存储器侦错方法，其特征在于，该第三数据线为D...

【专利技术属性】
技术研发人员：欧旭斌，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：