半导体器件及其制造方法技术

本发明专利技术提供了一种半导体器件及其制造方法，该半导体器件包括一MOS晶体管及一反熔丝元件，其中，MOS晶体管包括在半导体衬底中形成第一导电类型的第一阱区、第二导电类型的第二阱区和第一导电类型的源极区，MOS晶体管的栅极结构位于第一阱区与第二阱区邻接面处的半导体衬底表面之上，由此提高了该MOS晶体管的工作电压；并在优选实施例中，在第一阱区内形成浅沟槽隔离区，进一步提高了MOS晶体管的工作电压；再者，该反熔丝元件结构与MOS晶体管栅极结构相同，因此可与MOS晶体管栅极结构采用相同的工艺同时制造，简化了工艺流程，降低了生产成本。

【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种，该半导体器件包括一MOS晶体管及一反熔丝元件，其中，MOS晶体管包括在半导体衬底中形成第一导电类型的第一阱区、第二导电类型的第二阱区和第一导电类型的源极区，MOS晶体管的栅极结构位于第一阱区与第二阱区邻接面处的半导体衬底表面之上，由此提高了该MOS晶体管的工作电压；并在优选实施例中，在第一阱区内形成浅沟槽隔离区，进一步提高了MOS晶体管的工作电压；再者，该反熔丝元件结构与MOS晶体管栅极结构相同，因此可与MOS晶体管栅极结构采用相同的工艺同时制造，简化了工艺流程，降低了生产成本。【专利说明】
本申请涉及半导体制造技术，尤其涉及一种。
技术介绍
具有反熔丝元件的半导体器件，如可一次编程(OTP)单位单元主要用于与集成电路器件内的程控可改写电路连接以作为冗余存储单元用于动态动态随机存取存储器(DRAM)、电可擦除可编程只读存储器(EEPROM)以及闪存等存储器，替换存储器中缺陷存储单元，以及用于在模拟芯片及数字芯片共存的混合信号芯片中修整内部操作电压或频率坐寸ο随着半导体技术的发展，半导体器件尺寸不断缩小，并由此产生了热载流子效应(hot carrier effect)，使得当晶体管的操作电压超过一定强度时，因为强大的电场加速电子撞击电子空穴对，进而产生大量的载流子，使得晶体管沟道内的电流大增产生击穿。现有的具有反熔丝元件的半导体器件包括反熔丝元件及一个或多个MOS晶体管，由于尺寸的缩小同样存在热载流子效应，这使得现有结构的MOS晶体管很难保证在确保反熔丝元件可以击穿的同时，亦使得MOS晶体管的正常工作，换而言之，在使反熔丝元件击穿的高电压下，MOS晶体管亦存在击穿的风险。再者，对于具有反熔丝元件的半导体器件的制造工艺来说，同样希望出现可以与现有MOS晶体管制造工艺相融合的工艺制程，以此来减小工艺流程的繁复，降低生产成本。
技术实现思路
有鉴于此，本专利技术公开了一种，以减小具有反熔丝元件的半导体器件在高电压下的击穿风险，并简化现有工艺流程。本专利技术采用的技术手段如下:一种半导体器件，其特征在于，包括一 MOS晶体管及一反熔丝元件；其中，所述MOS晶体管包括:半导体衬底，所述半导体衬底具有第一导电类型的第一阱区、第二导电类型的第二阱区以及具有第一导电类型的源极区，其中所述第一阱区和第二阱区相邻接，所述源极区位于所述第二阱区之中，并且，以第一阱区作为MOS晶体管的漏极区；栅极结构，包括:栅介质层，所述栅介质层位于第一阱区与第二阱区邻接面处的半导体衬底表面之上，且位于源极区一侧，所述栅介质层一部分位于所述第一阱区的半导体衬底表面之上，另一部分位于第二阱区的半导体衬底表面之上；设置于所述栅介质层上的栅极，以及位于所述栅介质层和栅极两侧的第一侧壁层；所述反熔丝元件位于所述半导体衬底的第一阱区之上，包括:设置于所述半导体衬底第一阱区之上的绝缘层、设置于所述绝缘层之上的导电层，以及设置于所述绝缘层和导电层两侧的第二侧壁层。进一步，位于所述反熔丝元件与所述MOS晶体管栅极结构之间的所述半导体衬底第一阱区中还设置有具有第一导电类型的掺杂区。进一步，所述MOS晶体管栅极结构与所述反熔丝元件之间的半导体衬底中还设置有位于所述第一阱区内的浅沟槽隔离区。进一步，所述第一导电类型为N型导电，所述第二导电类型为P型导电，或者，所述第一导电类型为P型导电，所述第二导电类型为N型导电。本专利技术还提供了一种半导体器件的制造方法，包括:提供半导体衬底，所述半导体衬底预定义有MOS晶体管栅极结构位置及反熔丝元件位置，并对所述半导体衬底掺杂形成相邻接的第一阱区和第二阱区，且使所述第一阱区和第二阱区的邻接面位于所述MOS晶体管栅极结构位置对应的半导体衬底处，所述第一阱区具有第一导电类，所述第二阱区具有第二导电类型，以所述第一阱区作为MOS晶体管漏极区；在所述半导体衬底上依次形成介质层以及导电层；刻蚀所述导电层和介质层以在所述半导体衬底的第一阱区之上形成介质层和导电层，在第一阱区与第二阱区邻接面处的半导体衬底表面之上形成栅介质层及栅极；沉积第一半导体层并干法刻蚀，以在所述栅介质层及栅极两侧形成第一侧壁层，并在所述介质层和导电层两侧形成第二侧壁层，以所述栅介质层、栅极和第一侧壁层作为MOS晶体管栅极结构，以所述介质层、导电层和第二侧壁层作为反熔丝元件；对所述半导体衬底进行离子注入，以在所述第二阱区形成具有第一导电类型的源极区。进一步，对所述半导体衬底进行离子注入的步骤包括:以所述栅极、导电层以及第一和第二侧壁作为屏蔽对所述半导体衬底进行离子注入，以在所述第二阱区形成具有第一导电类型的源极区，在所述反熔丝元件与所述MOS晶体管栅极结构之间的所述半导体衬底的第一阱区中形成具有第一导电类型的掺杂区。进一步，在所述半导体衬底中形成第一阱区和第二阱区之前，还包括在所述预定义的MOS晶体管栅极结构位置及反熔丝元件位置之间的所述半导体衬底内形成浅沟槽隔离区的步骤，包括:在所述半导体衬底上形成窗口对准浅沟槽隔离区位置的图案化掩膜；以所述图案化掩膜为屏蔽，刻蚀所述半导体衬底形成浅沟槽；在所述浅沟槽内沉积填充物；对所述半导体衬底进行化学机械研磨以平坦化。进一步，所述第一导电类型为N型导电，所述第二导电类型为P型导电，或者，所述第一导电类型为P型导电，所述第二导电类型为N型导电。采用一种，由于MOS晶体管的栅极结构位于第一阱区(漏极区)与第二阱区邻接面处的半导体衬底表面之上，使得作用于MOS晶体管沟道区的有效栅极面积减少，因此可提高该MOS晶体管的工作电压；作为优选的，在第一阱区内形成浅沟槽隔离，变相的增加了 MOS晶体管源极区与漏极区的有效距离，进一步提高了 MOS晶体管的工作电压；再者，该反熔丝元件结构与MOS晶体管栅极结构相同，因此可与MOS晶体管栅极结构采用相同的工艺同时制造，简化了工艺流程，降低了生产成本。【专利附图】【附图说明】图1为本专利技术一种半导体器件的典型实施例结构示意图；图2为本专利技术一种半导体器件制造方法的流程图。【具体实施方式】为了使本专利技术的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本专利技术作进一步详细说明。本专利技术提供了一种半导体器件，如图1所示的典型实施例结构，包括:一 MOS晶体管I及一反熔丝元件2 ；其中，本实施例中的MOS晶体管I为NMOS晶体管，MOS晶体管I包括:半导体衬底11，半导体衬底Il具有N型导电的N阱区12、P型导电的P阱区13以及具有N型导电的重掺杂源极区14，其中N阱区12和P阱区13相邻接，重掺杂源极区14位于P阱区13之中，由N阱区12作为MOS晶体管I的漏极区12 ；栅极结构，包括:栅介质层15，栅介质层15位于N阱区12与P阱区13邻接面处的半导体衬底11表面之上，且位于N型重掺杂源极区14 一侧，栅介质层15 —部分位于N阱区12的半导体衬底11表面之上，另一部分位于P阱区13的半导体衬底11表面之上；设置于栅介质层15上的栅极16，以及位于栅介质层15和栅极16两侧的第一侧壁层17;反熔丝元件2位于半导体衬底11的N阱区12之上，包括:设置于半导体衬底11的N阱区12之上的绝缘层21、设置于绝缘层21之上的导电层22，以及设置于绝缘层21和导电层22两侧本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括一MOS晶体管及一反熔丝元件；其中，所述MOS晶体管包括：半导体衬底，所述半导体衬底具有第一导电类型的第一阱区、第二导电类型的第二阱区以及具有第一导电类型的源极区，其中所述第一阱区和第二阱区相邻接，所述源极区位于所述第二阱区之中，并且，以第一阱区作为MOS晶体管的漏极区；栅极结构，包括：栅介质层，所述栅介质层位于第一阱区与第二阱区邻接面处的半导体衬底表面之上，且位于源极区一侧，所述栅介质层一部分位于所述第一阱区的半导体衬底表面之上，另一部分位于第二阱区的半导体衬底表面之上；设置于所述栅介质层上的栅极，以及位于所述栅介质层和栅极两侧的第一侧壁层；所述反熔丝元件位于所述半导体衬底的第一阱区之上，包括：设置于所述半导体衬底第一阱区之上的绝缘层、设置于所述绝缘层之上的导电层，以及设置于所述绝缘层和导电层两侧的第二侧壁层。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈建奇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：