用于电阻型存储器的感测放大器电路制造技术

示范性实施例包括一种电阻型存储器感测放大器电路，包括：差分输出端子、第一和第二输入端子、预充电部分和其他组件，它们被排列以使得在感测放大器电路的至少“置位”或者“放大”阶段期间重新使用电流，从而降低电路的总体电流消耗并且改善抗噪声性。响应于参考线电流和位线电流之间的增量平均电流而使高阻抗输出端子的电压电平摆动。在操作的“执行（go）”或者“锁存”阶段期间，基于锁存电路的正反馈，把逻辑值“0”或“1”锁存在差分输出端子处。此外还公开了电流镜电路，其可以与所公开的感测放大器电路结合使用。在又一示范性实施例中，感测放大器电路包括读/重写操作的能力。

【技术实现步骤摘要】
【专利摘要】示范性实施例包括一种电阻型存储器感测放大器电路，包括：差分输出端子、第一和第二输入端子、预充电部分和其他组件，它们被排列以使得在感测放大器电路的至少“置位”或者“放大”阶段期间重新使用电流，从而降低电路的总体电流消耗并且改善抗噪声性。响应于参考线电流和位线电流之间的增量平均电流而使高阻抗输出端子的电压电平摆动。在操作的“执行（go）”或者“锁存”阶段期间，基于锁存电路的正反馈，把逻辑值“0”或“1”锁存在差分输出端子处。此外还公开了电流镜电路，其可以与所公开的感测放大器电路结合使用。在又一示范性实施例中，感测放大器电路包括读/重写操作的能力。【专利说明】用于电阻型存储器的感测放大器电路
本专利技术构思涉及用于电阻型存储器电路的感测放大器，更具体地涉及具有电流重新使用能力、高抗噪声特性、而且在一些实施例中具有读/重写操作模式的感测放大器(sense amplifier)。
技术介绍
电阻型存储器包括新一代非易失存储器，并被预期在市场上变得更为流行。例如，电阻型存储器可以包括自旋转移扭矩(spin transfer torque, STT)磁阻随机存取存储器(magnetoresistive random-access memory, MRAM)、(非 STT 种类的)MRAM、忆阻器 RAM、ReRAM、CBRAM，等等。图1A是根据现有技术的感测放大器的电路图。参考图1A，锁存电路由MOS晶体管M1、M2、M3和M4构成。MOS晶体管M5和M6分别对应于读电流源IRl和参考电流源IR2。感测放大器由MOS晶体管M7和M8构成。读电路15的操作包括:Ca)预充电模式，(b)放大模式，和(c)锁存+重写模式。下面参考图1B到图1D描述这些模式。在初始状态中，来自开关控制器的控制信号Φ1、Φ2和Φ3被置于低(“L”)状态。根据现有技术，图1B到图1D是图1A的电路图的和不同操作阶段相关联的等效电路图。图1B示出了预充电模式中的等效电路。控制信号Φ2被置于高(“H”)状态以便开始对读电流路径预充电。预充电电流从预充电晶体管Μ5和Μ6 (PM0S晶体管)，通过起到锁存电路的一部分作用的交叉耦合的晶体管M3和Μ4 (NM0S晶体管)以及图1A的钳位晶体管Mll和Μ12 (NM0S晶体管)，流到MRAM单元13和参考单元13’。在预充电模式和稳定状态中，读数据Out和/Out被预充电晶体管Μ5和Μ6以及均衡晶体管Meq (PM0S晶体管)设置在接近电源电压VDD的电压。因此，晶体管Ml和M2处于截止(off )状态，并且包括晶体管Ml到M4的锁存电路不工作。图1C示出了放大模式中的等效电路。控制信号Φ1被置于“H”，并且晶体管M5、M6和Meq被截止。数据Out和/Out从电源电压VDD降低了晶体管Ml和M2的阈值电压，通过包括MOS晶体管Ml到M4的锁存电路的正反馈放大，并且数据Out和/Out被确定。此时，读电流路径和锁存电路的驱动电流路径相同，并且控制信号Φ1达到“H”，以使操作从预充电模式连续地转换到放大模式。尽管在放大模式期间存在于整个电路中，但是钳位晶体管Mll和M12在图1C中未示出。图1D示出了在锁存+重写模式中的等效电路。如图1D中所示，当输出Out和/Out之间的电压差足够大时，控制信号Φ3被置于“H”以便导通升压(boost)晶体管M7和M8，并且包括晶体管M I到M 4的锁存电路的放大被加大。当来自锁存电路的输出，即数据Out和/Out被确定时,执行重写。在电阻型存储器中使用的常规感测放大器技术可能遇到问题。例如，由于位线和参考线使用的是单独的线和平行电流，因此常规感测放大器可能遭受过量的电流使用。结果，电流消耗可能高得无法接受。同时，现有技术中的感测放大器技术的抗噪声性可能低得无法接受。当试图发展与电阻型存储器相关联的感测放大器技术时，存在其他独特的挑战。例如，在MRAM型存储单元(memory cell)中，当试图感测“ I”还是“O”被存储在存储单元中时，如果感测放大器导致过量电流流过MRAM存储单元，则可能发生破坏性读取或者“读干扰”问题。换句话说，存储单元的值可能被意外地从“ I ”切换到“0”，或者从“O”切换到“I”。避免读干扰问题的一种方法是使感测放大器减小读电流。但是，这种方法的意外的副作用可能包括更慢的响应时间、输出信号电平的降低、数据读取速率的降低，以及对有害电磁噪声和其他干扰的更高敏感性。这种性能退化是不期望的。而且，这种电磁噪声自身对于存储在单元中的数据或者感测放大器输出信号可能是破坏性的。人们期望提供一种用于电阻型存储器的提供低电流消耗、强大的抗噪声性、可接受的低电源电压、快速响应时间、以及读/重写能力的感测放大器电路。
技术实现思路
根据本专利技术构思的一个实施例，一种电阻型存储器感测放大器电路包括:第一差分输出端子，被配置成输出第一输出信号；第二差分输出端子，被配置成输出与第一输出信号相反的第二输出信号；耦合到与电阻型存储单元相关联的位线的第一输入端子；耦合到与参考存储单元相关联的参考线的第二输入端子；耦合到第二输入端子和第一差分输出端子的第一晶体管，第一晶体管被配置成传导参考线电流；耦合到第一差分输出端子并与第一晶体管串联排列的第二晶体管，第二晶体管被配置成传导位线电流。第一差分输出端子的电压电平被配置为响应于参考线电流和位线电流之间的增量平均电流而摆动。根据另一示范性实施例，一种方法包括:在感测放大器电路的预充电阶段中，由预充电部分对至少位线和参考线预充电；在感测放大器电路的放大阶段中，使参考线电流流过参考线并且使位线电流流过位线；在感测放大器电路的锁存阶段中，响应于参考线电流和位线电流之间的增量平均电流而使电压在第一差分输出端子处摆动。使位线电流流过位线包括重新使用流过参考线的参考线电流的至少一些。此外，在感测放大器电路的锁存阶段中，该方法可以包括使用锁存电路的正反馈，由锁存电路把逻辑值“O”或逻辑值“I”分别锁存在第一差分输出端子或第二差分输出端子处。根据又一示范性实施例，提供了一种存储器件，包括:多条字线；被排列成与字线交叉的多条位线；多个存储块(memory block),每一存储块包括排列在字线和位线之间的交叉部分处的电阻型存储单元；多个感测放大器电路，每一感测放大器电路与存储块中的至少一个的相应位线和相应存储单元相关联；电流镜电路，耦合到所述多个感测放大器电路并且被配置为在每一感测放大器电路的至少放大阶段期间镜像参考线电流。而且，位线被配置为重新使用镜像的参考线电流的至少一些。此外，一些实施例包括具有读/重写能力的感测放大器电路。从下面结合附图对示范性实施例的详细描述，本专利技术构思的前述和其他特征与益处将变得更为明显。【专利附图】【附图说明】图1A是根据现有技术的感测放大器的电路图。图1B至图1D是根据现有技术的图1A的电路图的与操作的不同阶段相关联的等效电路图。图2是根据本专利技术构思的实施例的包括感测放大器电路的存储器件的示范性框图。图3A和图3B是可以被包括在图2的存储器件的存储器阵列中的示范性STT MRAM存储单元的示意图。图4A是根据本专利技术构思的一个实施例的与图2的存储器件的存储单元相关联的图2的感测放大器的示范本文档来自技高网...

【技术保护点】
一种电阻型存储器感测放大器电路，包括：第一差分输出端子，被配置成输出第一输出信号；第二差分输出端子，被配置成输出与第一输出信号相反的第二输出信号；第一输入端子，耦合到与电阻型存储单元相关联的位线；第二输入端子，耦合到与参考存储单元相关联的参考线；第一晶体管，耦合到第二输入端子和第一差分输出端子，第一晶体管被配置成传导参考线电流；以及第二晶体管，耦合到第一差分输出端子并与第一晶体管串联排列，第二晶体管被配置成传导位线电流，其中，第一差分输出端子的电压电平被配置为响应于参考线电流和位线电流之间的增量平均电流而摆动。

【技术特征摘要】
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【专利技术属性】
技术研发人员：YS芸，S茶，CK金，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：