具有自动总电离剂量（TID）暴露停止作用的集成电路制造技术

本发明专利技术公开一种用于停止用户电路操作的电路和方法，其中一个或更多个宽沟道感测晶体管被偏置到接通状态，用于暴露于总电离剂量，然后偏置到断开状态用于测量和比较泄露电流或阈值电压参数和预定基准，以及如果被感测的参数大于或等于基准值，那么去活电路选择性地禁止用户电路的操作。

【技术实现步骤摘要】
【专利摘要】本专利技术公开一种用于停止用户电路操作的电路和方法，其中一个或更多个宽沟道感测晶体管被偏置到接通状态，用于暴露于总电离剂量，然后偏置到断开状态用于测量和比较泄露电流或阈值电压参数和预定基准，以及如果被感测的参数大于或等于基准值，那么去活电路选择性地禁止用户电路的操作。【专利说明】具有自动总电离剂量(TID)暴露停止作用的集成电路
本专利技术涉及集成电路的领域，更具体地，涉及具有自动总电离剂量(TID)照射/暴露停止的集成电路。
技术介绍
继续提高性能和缩放半导体装置已经一般导致超过宇宙应用(例如其中经历更高辐射水平的卫星)的最小需求的工作能力。然而，能够在高辐射环境中工作的装置可以受为卫星运转建立的用法规章(例如武器国际交易规章(ITAR))的管制，尽管被设计用于其他用途。如果加固而抗辐照(抗辐照)的产品满足ITAR规章中阐述的所有性能准则，那么通常这些抗辐照加固产品被管制。一个ITAR准则涉及总电离剂量(TID)，其特征在于作为每单位质量的沉积电离辐照能量的量度的累积吸收剂量，例如每公斤或每拉德焦耳数。在某些国家可能商业化的抗辐照装置可以包含获取出口许可证或昂贵的产品测试和排序，从而验证对于卫星运转的不适合性，并且这种成本会抑制出口这些产品的能力。因此，期望改进的集成电路设计和方法，用于确保为非卫星用途设计的普通产品不符合每个ITAR规章的出口限制。
技术实现思路
现在通过简要地表明本公开内容的性质和实质概述本公开内容的不同方面，以符合37CFR (联邦管理法规)§ 1.73从而促进对本公开内容的基本理解，其中这个概述不是本公开内容的扩展概况，并且打算既不识别本公开内容的某些元素，也不描述本公开内容的范围。相反，这个概述的主要目的是在后文中呈现更详细说明之前通过简化的形式呈现本公开内容的某些概念，理解的是，提出该概述不用于解释或限制权利要求的保护范围或意义。本公开内容的不同概念提供集成电路(IC)和方法，通过该集成电路和方法，当承受指定量的总电离剂量(TID)时使得不用于卫星用途的半导体装置不起作用/无功能，因此确保其符合对应的规章，例如ITAR`。公开的集成电路的实施例包括具有一个或更多个感测晶体管的感测电路和控制器，控制器将(多于一个)感测晶体管从感测电路断开，并且在第一(暴露)模式中对其施加偏置(例如，“接通”)，并且在第二模式对(多于一个)感测晶体管施加偏压而断开，用于比较器电路进行测量。去活电路接收比较器的输出，并且响应表明集成电路经历的总电离剂量(TID)满足或超过阈值的比较器信号选择性地禁用IC的用户电路。在某些实施例中，控制器在第一模式和第二模式之间周期性地交替，例如在调整到对应可检测的感测晶体管参数作为接收剂量的函数移位的速度的频率。公开的集成电路的某些实施例的优势是能够促进在暴露模式期间暴露于总电离剂量，其中(多于一个)感测晶体管被偏置到接通状态，然后促进感测晶体管泄露电流、阈值电压(Vt)等在第二模式的测量。例如，在某些实施例中，NMOS感测晶体管在第一模式期间导通，其中控制器将正电源电压施加于晶体管栅极，同时使晶体管源极和漏极接地，然后通过将正电源电压施加于漏极同时将栅极接地以及连接源极和比较器电路的输入而促进在第二模式的后续测量。在某些实施例中的感测电路包括沿着(多于一个)感测晶体管的源极或漏极的隔离结构，并且控制器沿着隔离结构的另一边对阱施加偏置，用于感测阱和感测晶体管之间的泄露电流，以进行TID检测。而且，在某些实施例中，电极在所有或一部分感测隔离结构的上方形成，并且在暴露模式期间控制器对电极施加偏置以增加来自TID源的电荷采集，和/或在测量模式期间对电极施加偏置以提高泄露电流的电平。在某些实施例中，提供两个或更多个感测晶体管，用于接收总电离剂量和用于比较器电路测量一个或更多个操作参数。而且，在某些实施例中，比较器基准电路可以设计为对于TID是健壮/稳定的和/或可以在第一(暴露)模式期间优选地断电。例如，第一 PMOS晶体管和第二 PMOS晶体管可以用于比较器基准，其中第一 PMOS晶体管的源极或漏极通过传输栅极耦合比较器电路，从而使用PMOS晶体管的被感测参数作为基准信号。PMOS晶体管由隔离结构分离，例如浅沟槽隔离(STI)结构、场氧化层、LOCOS结构等等，并且控制器将偏置/偏压施加于第二 PMOS晶体管的源极或漏极，以允许比较器电路感测从第一 PMOS晶体管到第二 PMOS晶体管的泄露电流。其他实施例是可能的，其中在构造基准电路过程中使用环形布局，从而降低对TID暴露的灵敏性，而纵向布局被用于晶体管和感测电路的其他TID感测部件，并且在暴露模式期间优选地给基准电路断电。实施例可以包括可调节基准、熔丝、反熔丝和/或由控制器操作而在测量期间将并非所有感测晶体管有选择地连接到比较器的多个传输栅极，因而可以针对具体产品和/或具体TID阈值调整检测灵敏度。本公开内容的另外方面提供用于操作集成电路的方法，该方法包括在暴露时间周期期间将一个或更多个感测晶体管偏置到接通状态、在测量时间周期期间将(多于一个)感测晶体管偏置到断开状态、在测量时间周期期间感测晶体管的参数和如果感测的参数大于或等于预定基准则选择性地禁止用户电路的操作。【专利附图】【附图说明】下面的说明和附图详细地阐述本公开内容的某些说明性实施，其表明可以实现本公开内容的各种原理的一些示例性方式。然而，示出的实例不详尽地说明本公开内容的许多可能实施例。当结合附图考虑时，在下面的详细说明中阐述本公开内容的其他目标、优势和新颖特征，在附图中:图1是根据本公开内容的一个或更多方面的集成电路的简化俯视图，该集成电路具有包括一个或更多个感测晶体管的TID暴露感测电路和提供信号给去活电路用于选择性地关闭用户电路的双模式测量电路；图2是图1的集成电路的简化的部分俯视图，其示出TID暴露感测电路中的示例性的宽沟道晶体管和用户电路中的窄沟道晶体管；图3是示出图1的包括耦合测量电路的多个感测晶体管的集成电路的另一个实施例的简化的部分俯视图；图4是示出包括单个TID感测晶体管与具有双模式控制器和可调基准的测量电路的示例性实施例的示意图；图5是不出具有多个感测晶体管的感测电路的实施例的不意图；图6是示出耦合在感测晶体管和测量电路之间的多个熔丝之间的另一个实施例的不意图；图7是示出多个感测晶体管通过对应的传输栅极耦合比较器电路的另一个实施例的不意图；图8是示出根据本公开内容的另外方面的用于选择性地禁用集成电路的用户电路操作的示例性方法的流程图；图9是示出包括在阱和用于感测从阱到与TID暴露相关联的感测晶体管的泄露电流的感测晶体管之间形成的隔离结构的示例性感测电路的部分示意图；图10是示出包括在感测隔离结构上方形成用于在感测期间施加偏置的隔离结构电极的进一步实施例的部分示意图；图11是示出控制器提供偏置给阱和隔离电极的感测电路和测量电路的示意图；图12是示出具有沿着为相关联的阱和隔离结构电极施加的偏置的多个感测晶体管的感测电路的不意图；图13是示出包括由感测隔离结构与阱或P衬底分离的PMOS感测晶体管的另一个示例性感测电路的部分示意图；和图14是示出示例性的双PMOS比较器基准电路的部分示意图。【具体实施方式】在下文中结本文档来自技高网...

【技术保护点】
一种集成电路，所述集成电路包含：具有至少一个感测晶体管的感测电路，所述感测晶体管包括栅极、漏极和源极；包括连接基准电路的第一输入端子、通过传输栅极连接所述至少一个感测晶体管的源极的第二输入端子以及提供输出信号的输出的比较器电路；与所述至少一个感测晶体管和所述传输栅极耦合的控制器，所述控制器在第一模式工作用以导通所述至少一个感测晶体管和断开所述传输栅极，以及所述控制器在第二模式工作用以断开所述至少一个感测晶体管和导通所述传输栅极；和去活电路，所述去活电路从所述比较器电路接收所述输出信号并且可工作而响应来自所述比较器电路的输出信号以选择性地禁用所述集成电路的用户电路的操作，所述输出信号表明所述集成电路经历的总电离剂量大于或等于阈值。

【技术特征摘要】
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【专利技术属性】
技术研发人员：R·C·鲍曼，J·M·小卡鲁里，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：