一种低电容JFET器件及其制造方法技术

本发明专利技术涉及半导体技术，具体的说是涉及一种低电容JFET器件及其制造方法。本发明专利技术所述的低电容JFET器件，包括p型半导体材料衬底、覆盖于衬底表面的n型外延层、外延层中的第一p区及第二p区、外延层中的第一n型半导体区、第二n型半导体区与第二p区之间的氧化层介质槽以及器件表面的金属栅电极、源电极、漏电极。本发明专利技术的有益效果为，可以明显降低JFET器件的输入电容从而提升探测器的灵敏度，同时还可以降低JFET器件的泄漏电流。本发明专利技术尤其适用于低电容JFET器件。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及半导体技术，具体的说是涉及一种低电容JFET器件及其制造方法。本专利技术所述的低电容JFET器件，包括p型半导体材料衬底、覆盖于衬底表面的n型外延层、外延层中的第一p区及第二p区、外延层中的第一n型半导体区、第二n型半导体区与第二p区之间的氧化层介质槽以及器件表面的金属栅电极、源电极、漏电极。本专利技术的有益效果为，可以明显降低JFET器件的输入电容从而提升探测器的灵敏度，同时还可以降低JFET器件的泄漏电流。本专利技术尤其适用于低电容JFET器件。【专利说明】一种低电容JFET器件及其制造方法
本专利技术涉及半导体技术，具体的说是涉及一种低电容JFET器件及其制造方法。
技术介绍
JFET (junction field effect transistor,结型场效应晶体管)是通过外加栅极电压来改变栅Pn结空间电荷区的宽度，从而控制沟道导电能力的一种多子导电场效应器件。因其导电过程发生在半导体材料的体内，JFET具有噪声低、热稳定性好、抗辐照能力强等优点，因而JFET广泛应用于小信号放大器中，尤其在检测、探测领域中对微小信号的高精度放大发挥着重要作用。应用在探测领域的JFET要求具有较低的栅-源电容，以便识别出微小信号(V=Q/C)，同时受米勒效应的影响JFET的栅-漏电容将反馈到输入端从而增大输入电容，因而JFET的栅-漏电容也应较小以使得JFET总的输入电容最小化。常规JFET的输入电容主要取决于其栅-源Pn结、栅-漏pn结的结电容，结电容通常较大，限制了 JFET对微小信号探测的分辨率。
技术实现思路
本专利技术所要解决的技术问题，就是针对目前的JFET器件栅-源输入电容较大的问题，提出一种新型的低电容JFET及其制造方法。本专利技术解决上述技术问题所采用的技术方案是:一种低电容JFET器件，其元胞结构包括依次层叠设置的备用栅电极12、p型半导体衬底l、n型外延层2和场氧化层3，所述η型外延层2的两端设置有第一 P区4，在η型外延层2中设置有第二 ρ区5、第一 η型半导体区6和第二 η型半导体区7，所述第二 ρ区5位于第一 η型半导体区6和第二 η型半导体区7之间，在场氧化层3的上表面分别设置有源极9、漏极10和栅极11，所述源极9通过贯穿场氧化层3的开孔与第一 η型半导体区6的上表面连接，所述漏极10通过贯穿场氧化层3的开孔与第二 η型半导体区7的上表面连接，所述栅极11通过贯穿场氧化层3的开孔与第二 P区5的上表面连接；其特征在于，在第二 P区5、第一 η型半导体区6和第二 η型半导体区7之间通过介质8连接。具体的，所述介质8为二氧化硅。一种低电容JFET器件的制造方法，其特征在于，包括以下步骤:第一步:选择片厚400?450 μ m，衬底电阻率0.5?1.5 Ω.αικ外延层厚度3.7?4.5 μ m、外延层方块电阻的电阻率1500?2250 Ω / □的外延娃片,所述外延娃片为在ρ型半导体衬底I上表面外延η型外延层2，打标清洗、烘干后待用；第二步:将第一步中得到的硅片进行硅片表面生长场氧化层3处理，进行第一次光刻，具体为隔离区第一 P区4的光刻，所述第一 ρ区4位于η型外延层2的两端，然后进行隔离区的硼扩散，扩散条件为:预淀积温度960°C?990°C、时间40?60min，再分布温度1120。。?1180°C、时间干-湿-干 20min-45min-20min ；第三步:进行第二次光刻，然后在η型外延层2中进行第二 ρ区5的硼扩散，扩散条件为:预淀积温度950°C?975°C、时间20?30min，再分布温度1030?1080°C、时间干 _ 湿 _ 干 10min-30min-10min、O2 流量为 700mL/min、N2 流量为 300mL/min ；第四步:进行第三次光刻，在硅片外延层中刻蚀槽，槽深0.8?1.5 μ m，并填充二氧化娃，娃片表面平坦化；第五步:进行第四次光刻，然后在η型外延层2中进行第一 η型半导体区6和第二 η型半导体区7磷扩散，第二 ρ区5位于第一 η型半导体区6和第二 η型半导体区7之间，第二 P区5、第一 η型半导体区6和第二 η型半导体区7之间通过刻蚀槽中填充的二氧化娃连接，所述条件为:三氯氧磷预淀积温度1000°C?1060°C, O2流量200mL/min, N2流量为700mL/min，时间20?30min，再分布条件为温度1120°C?1180°C、时间干-湿-干10min-20min-10min、O2 流量为 SOOmT,/mi n.N2 流量为 700mT,/mi η ；第六步:进行第五次光刻，在场氧化层3上表面刻蚀出接触孔，；第七步:进行金属蒸发、第六次光刻和反刻铝，在场氧化层3的上表面分别生成源极9、漏极10和栅极11，所述源极9通过贯穿场氧化层3的接触孔与第一 η型半导体区6的上表面连接，所述漏极10通过贯穿场氧化层3的接触孔与第二 η型半导体区7的上表面连接，所述栅极11通过贯穿场氧化层3的接触孔与第二 ρ区5的上表面连接；第八步:合金，条件:炉温550°C、真空度10_3Pa、时间10?30min，钝化；第九步:进行第七次光刻，刻蚀出压焊点；第十步:低温退火，温度500°C?510°C,恒温IOmin ；第十一步:硅片初测、切割、装架、烧结、封装测试。本专利技术的有益效果为，可以明显降低JFET器件的输入电容从而提升探测器的灵敏度，同时还可以降低JFET器件的泄漏电流。【专利附图】【附图说明】图1是本专利技术的低电容JFET器件结构示意图；图2是本专利技术的低电容JFET器件一次光刻掩模板示意图；图3是本专利技术的低电容JFET器件二次光刻掩模板示意图；图4是本专利技术的低电容JFET器件三次光刻掩模板示意图；图5是本专利技术的低电容JFET器件四次光刻掩模板示意图；图6是本专利技术的低容JFET器件五次光刻掩模板不意图；图7是本专利技术的低电容JFET器件六次光刻掩模板示意图；图8是本专利技术的低电容JFET器件七次光刻掩模板示意图。【具体实施方式】下面结合附图，详细描述本专利技术的技术方案:JFET器件是通过栅极电压控制器件导电沟道宽度从而控制漏极-源极电流的一种多子导电器件，使用时通常是在栅极-源极两端输入信号，在探测领域应用中输入信号通常是探测器上的电压，为了实现较高的分辨率，JFET器件的输入栅源电容需要尽可能的低以产生足够大的输入栅源电压。如图1所示，本专利技术的一种低电容JFET器件，其元胞结构包括依次层叠设置的备用栅电极12、p型半导体衬底l、n型外延层2和场氧化层3，所述η型外延层2的两端设置有第一 P区4，在η型外延层2中设置有第二 ρ区5、第一 η型半导体区6和第二 η型半导体区7，所述第二 ρ区5位于第一 η型半导体区6和第二 η型半导体区7之间，在场氧化层3的上表面分别设置有源极9、漏极10和栅极11，所述源极9通过贯穿场氧化层3的开孔与第一 η型半导体区6的上表面连接，所述漏极10通过贯穿场氧化层3的开孔与第二 η型半导体区7的上表面连接，所述栅极11通过贯穿场氧化层3的开孔与第二 ρ区5的上表面连接；其特征在于，在第二 P区5、第一 η型半导体区6和第二 η型半导体区7之间通过介质8连接。本专利技术的工作原理为:常规JFE本文档来自技高网...

【技术保护点】
一种低电容JFET器件，其元胞结构包括依次层叠设置的备用栅电极（12）、p型半导体衬底（1）、n型外延层（2）和场氧化层（3），所述n型外延层（2）的两端设置有第一p区（4），在n型外延层（2）中设置有第二p区（5）、第一n型半导体区（6）和第二n型半导体区（7），所述第二p区（5）位于第一n型半导体区（6）和第二n型半导体区（7）之间，在场氧化层（3）的上表面分别设置有源极（9）、漏极（10）和栅极（11），所述源极（9）通过贯穿场氧化层（3）的开孔与第一n型半导体区（6）的上表面连接，所述漏极（10）通过贯穿场氧化层（3）的开孔与第二n型半导体区（7）的上表面连接，所述栅极（11）通过贯穿场氧化层（3）的开孔与第二p区（5）的上表面连接；其特征在于，在第二p区（5）、第一n型半导体区（6）和第二n型半导体区（7）之间通过介质（8）连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：李泽宏，邹有彪，宋文龙，顾鸿鸣，吴明进，张金平，任敏，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：