本发明专利技术提供一种半导体存储器件，包括：第一电介质层，所述第一电介质层位于包括接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案被形成以暴露非接触区中的第一电介质层以及覆盖接触区中的第一电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第一电介质层而延伸至接触区中的半导体衬底；接触插塞，所述接触插塞位于接触孔中；以及导线，所述导线连接至接触插塞。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种半导体存储器件，包括：第一电介质层，所述第一电介质层位于包括接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案被形成以暴露非接触区中的第一电介质层以及覆盖接触区中的第一电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第一电介质层而延伸至接触区中的半导体衬底；接触插塞，所述接触插塞位于接触孔中；以及导线，所述导线连接至接触插塞。【专利说明】相关申请的交叉引用本申请要求于2012年6月13日提交的韩国专利申请第10-2012-0063218号的优先权,其全部内容通过引用合并于此。
本专利技术涉及半导体存储器件、包括所述半导体存储器件的存储系统、以及制造所述半导体存储器件的方法；更具体而言，涉及包括导线的半导体存储器件、包括所述半导体存储器件的存储系统、以及制造所述半导体存储器件的方法。
技术介绍
半导体存储器件包括用于将电压施加给存储器单元的导线。作为一种半导体存储器件的NAND快闪存储器件包括由导电材料形成的位线。位线与存储串连接。存储串包括串联连接的存储器单元。位线位于形成在存储串上以覆盖存储串的电介质层上。位线通过接触插塞与存储串连接，所述接触插塞通过穿通电介质层而直接连接到存储串的漏极区。因此，保证位线与接触插塞之间的重叠裕量是重要的。可以提供利用刻蚀停止层的技术以保证重叠裕量。然而，由于刻蚀停止层一般是由具有高介电常数的材料制成的，因此该技术可能会增加位线之间的寄生电容，由此导致电阻-电容(RC)延迟。
技术实现思路
本专利技术的示例性实施例提供一种即使在使用刻蚀停止层的情况下也能够减小寄生电容的半导体存储器件、一种使用所述半导体存储器件的存储系统、以及一种制造所述半导体存储器件的方法。根据本专利技术的一个实施例的半导体存储器件可以包括:第一电介质层，所述第一电介质层位于包括接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案被配置为暴露非接触区中的第一电介质层以及覆盖接触区中的第一电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第一电介质层而延伸至接触区中的半导体衬底；接触插塞，所述接触插塞位于接触孔中；以及导线，所述导线连接至接触插塞。根据本专利技术的另一个实施例的半导体存储器件可以包括:第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层从衬底突出；第一电介质层和第一导线，所述第一电介质层和所述第一导线在包围第一垂直沟道层和第二垂直沟道层的情况下交替地堆叠；第二电介质层，所述第二电介质层在覆盖第一电介质层和第一导线的情况下设置在第一垂直沟道层和第二垂直沟道层上；刻蚀停止层图案，所述刻蚀停止层图案被配置为暴露所述第二垂直沟道层上的第二电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第二电介质层而延伸至第一垂直沟道层；接触插塞，所述接触插塞设置在接触孔中；以及第二导线，所述第二导线与接触插塞连接。根据本专利技术的另一个实施例的存储系统可以包括:半导体存储器件，所述半导体存储器件被配置为包括:第一电介质层，所述第一电介质层设置在具有接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案用于暴露非接触区中的第一电介质层以及覆盖接触区中的第一电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第一电介质层而延伸至半导体衬底的接触区；接触插塞，所述接触插塞设置在接触孔中；以及导线，所述导线连接至接触插塞；以及存储器控制器，所述存储器控制器被配置为控制半导体存储器件。根据本专利技术的另一个实施例的存储系统可以包括半导体存储器件，该半导体存储器件配置为包括:第一垂直沟道层和第二垂直沟道层，所述第一垂直沟道层和所述第二垂直沟道层从衬底突出；第一电介质层和第一导线，所述第一电介质层和所述第一导线在包围第一垂直沟道层和第二垂直沟道层的情况下交替地堆叠；第二电介质层，所述第二电介质层在覆盖第一电介质层和第一导线 的情况下设置在第一垂直沟道层和第二垂直沟道层上；刻蚀停止层图案，所述刻蚀停止层图案被配置为暴露第二垂直沟道层上的第二电介质层；接触孔，所述接触孔穿过刻蚀停止层图案和第二电介质层而延伸至第一垂直沟道层；接触插塞，所述接触插塞在接触孔中；以及第二导线，所述第二导线与接触插塞连接；以及存储器控制器，所述存储器控制器被配置为控制半导体存储器件。【专利附图】【附图说明】通过以下结合附图所考虑的详细描述，本专利技术的上述及其他特征和优点将变得明显，在附图中:图1是说明根据本专利技术的第一实施例的半导体存储器件的示图；图2A至图2E是说明根据本专利技术的第二实施例的制造半导体存储器件的方法的截面图；图3是说明根据本专利技术的第 三实施例的半导体存储器件的示图；图4A至图4C是说明根据本专利技术的第四实施例的半导体存储器件的示图；以及图5是示意性地说明根据本专利技术的一个实施例的存储系统的框图。【具体实施方式】在下文中，将参照附图更加详细地说明本专利技术的优选实施例。虽然实施例是参照若干说明性实施例来描述的，但是应当理解的是，本领域技术人员可以设想出的若干其他变型和实施例将落入本公开内容的原理的主旨和范围之内。一层设置在另一层或半导体衬底“上”的意思包括该层直接与另一层或半导体衬底接触的情况，以及有第三层设置在该层与另一层或半导体衬底之间的情况。为了便于描述以及清晰性，附图中每层的厚度和尺寸是经适当设计的。附图中的相同附图标号表示相同的元件。图1是说明根据本专利技术的第一实施例的半导体存储器件的示图。具体地，图1的平面图示出根据本专利技术的第一实施例的NAND快闪存储器件的存储器单元区的一部分。图1的截面图示出沿着平面图中的线1-Ι’、线I1-1I’和线ΙΙΙ-ΙΙ1截取的半导体存储器件。图1示出二维NAND快闪存储器件。在图1中，本实施例中的半导体衬底101包括接触区和非接触区。接触区是指要形成接触插塞127a的区域。接触插塞127a可以与存储串ST的漏极区连接。存储串ST形成在由隔离层105划分开的有源区“A”上。隔离层105是形成在半导体衬底101的沟槽中的电介质层。有源区“A”是半导体衬底101的由隔离层105划分开的部分区域。隔离层105和有源区“A”可以沿特定的方向延伸并依次设置。栅极线DSL、WL和SSL形成在半导体衬底101上。栅极线DSL、WL和SSL沿与隔离层105和有源区“A”相交叉的方向形成。栅极线DSL、WI^P SSL包括漏极选择线DSL、源极选择线SSL、以及形成在漏极选择线DSL与源极选择线SSL之间的字线WL。栅极线DSL、WL和SSL基于接触区对称地设置。也就是，形成在接触区的两侧对称布置的栅极线DSL、WL和SSL。漏极选择晶体管形成在漏极选择线DSL与有源区“A”的相交区域中。存储器单元晶体管形成在字线WL与有源区“A”的相交区域中。源极选择晶体管形成在源极选择线SSL与有源区“A”的相交区域中。注入杂质的结区103形成在相邻的栅极线DSL、WL和SSL之间的有源区“A”中。具体地，形成在相邻的漏极选择线DSL之间的有源区A中的结区103是指存储串ST的漏极区。形成在相邻的源极选择线SSL之间的有源区A中的结区103表示存储串ST的源极区。存储串ST包括漏极选择晶体管、源极选择晶体管、以及串联连接在漏极选择晶体管与源极选择晶体管之间的存储本文档来自技高网...
【技术保护点】
一种半导体存储器件，包括：第一电介质层，所述第一电介质层位于包括接触区和非接触区的半导体衬底上；刻蚀停止层图案，所述刻蚀停止层图案被形成以暴露所述非接触区中的第一电介质层以及覆盖所述接触区中的第一电介质层；接触孔，所述接触孔穿过所述刻蚀停止层图案和所述第一电介质层而延伸至所述接触区中的半导体衬底；接触插塞，所述接触插塞位于所述接触孔中；以及导线，所述导线连接至所述接触插塞。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：李在重，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：
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