本发明专利技术的目的在于公开一种BCD工艺下的ESD器件结构，它包括ESD?NMOS单元，所述ESD?NMOS单元上设置有P型有源注入区和N型有源注入区，所述P型有源注入区上连接有VSS端，所述N型有源注入区上连接有源极端或者漏极端，所述漏极端的N型有源注入区之间通过N阱扩散区连接，N阱扩散区的一端为输入压焊点的接入端口，N阱扩散区的另一端为ESD?NMOS单元的漏极端，所述源极端与所述漏极端之间设置有栅极端；与现有的技术相比，采用圆形器件结构，在漏端引入N阱限制silicide（硅化）引起的表面ESD电流集中，有效进行ESD（静电放电）功率耗散，提高了器件ESD（静电放电）电流泄放能力，同时更高的面积利用率降低了产品制造成本，实现本发明专利技术的目的。
【技术实现步骤摘要】
【专利摘要】本专利技术的目的在于公开一种BCD工艺下的ESD器件结构，它包括ESD?NMOS单元，所述ESD?NMOS单元上设置有P型有源注入区和N型有源注入区，所述P型有源注入区上连接有VSS端，所述N型有源注入区上连接有源极端或者漏极端，所述漏极端的N型有源注入区之间通过N阱扩散区连接，N阱扩散区的一端为输入压焊点的接入端口，N阱扩散区的另一端为ESD?NMOS单元的漏极端，所述源极端与所述漏极端之间设置有栅极端；与现有的技术相比，采用圆形器件结构，在漏端引入N阱限制silicide（硅化）引起的表面ESD电流集中，有效进行ESD（静电放电）功率耗散，提高了器件ESD（静电放电）电流泄放能力，同时更高的面积利用率降低了产品制造成本，实现本专利技术的目的。【专利说明】—种BCD工艺下的ESD器件结构
本专利技术涉及一种器件结构，特别涉及一种基于B⑶工艺的GCNMOS ESD (栅耦合电 容N型金属氧化物半导体，静电放电)器件结构。
技术介绍
随着集成电路的发展，ESD (静电放电)对于IC (集成电路)芯片的影响日益严重， 特别是在B⑶工艺下，大多数工艺加入了硅化注入技术，虽然大大降低了器件接触电阻，但 同时也降低了 ESD器件的可靠性。如何在不增加额外掩膜版在基础上，设计出一种面积利 用率高，ESD (静电放电)电流能力强，低成本，又能避免BCD工艺下硅化注入技术对ESD (静 电放电)不利影响的保护器件结构，越来越成为设计者需要考虑的问题。ESD (静电放电)，广泛出现在IC (集成电路)的制造、封装、运输和使用等过程中， 在以往的应用中，众多设计者普遍采用的是GGNMOS (栅耦合电容N型金属氧化物半导体)结 构的ESD (静电放电)器件来应付普通PIN (封装引脚)脚的ESD (静电放电)，通过增加D⑶ (漏到栅的距离)来解决漏端发热问题。如图1所示，现有的GCNMOS ESD (栅耦合电容N型金属氧化物半导体，静电放电) 器件连接如下:用作ESD的NMOS管10的source (源)端连接到gnd (地)端20，NM0S管10 的gate (栅)端通过栅电阻11连接到gnd (地)端20,NMOS管10的p-substrate (P衬底) 端通过衬底生电阻12连接到gnd (地)端20，NM0S管10的drain (漏)通过输限流电阻13 连接到需要保护的pad (输入压焊点)30。如图2所示，现有的GGNMOS ESD (栅耦合电容N型金属氧化物半导体静电放电)器 件开启和工作时:当pad (输入压焊点)上存在ESD (静电放电)电压时，高电位使得N+漏区 到p-substrate (P衬底)的PN结产生反向漏电,该反向漏电流会在p-substrate (P衬底) 寄生电阻上产生一个电压，并且这个电压会根据连接加载到NMOS管的gate (栅)端上，对其 下衬底p_substrate(P衬底)造成反型。这时候寄生的NPN三极管，由于基区p-substrate (P衬底)电位不断上升，当p-substrate (P衬底)到其发射极N+ (NM0S源极)电位达到正 偏时，寄生NPN三极管开启，同时维持三极管导通的电压降低至最小值。如图3所示，这个使寄生三极管发射极正偏的电位就是图示的Vtl，该电压为第一 次回扫电压。如果ESD (静电放电)电压过高，超过vt2，即第二次回扫电压，则器件会发生 破坏性击穿，如图4所不。第一次回扫发生时，ESDNPN结构泄放ESD (静电放电)电流，即ESD (静电放电)器 件处于正常工作状态。由于现今B⑶工艺一般采用了 Silicide (硅化)技术降低半导体表面电阻率，这 使得普通NMOS (N型金属氧化物半导体)用作ESD (静电放电)防护时，MOS (金属氧化物半 导体)器件drain (漏)端的镇流电阻偏小，在ESD (静电放电)事件发生时，电流容易集中 而导致器件的可靠性降低，为了解决这一问题，通常有两种常用方法:1、增加漏端接触孔到多晶硅栅的距离，这样会增加面积，从而增加成本；2、增加一层硅化阻止层，不在ESD (静电放电)器件的漏端形成硅物，这样便可增 加接触孔到硅栅的电阻，使得电流分布均匀，提高电流的泻放能力；缺点是需要增加一次光 刻工艺从而增加了成本。因此，特别需要一种B⑶工艺下的ESD器件结构，已解决上述现有存在的问题。
技术实现思路
本专利技术的目的在于提供一种B⑶工艺下的ESD器件结构，针对上述现有的技术存 在的缺陷，具有降低制造成本、提高ESD电流泄放能力和提高ESD耐压的结构特点。本专利技术所解决的技术问题可以采用以下技术方案来实现:一种B⑶工艺下的ESD器件结构，其特征在于，它包括ESD NMOS单元，所述ESD NMOS单元上设置有P型有源注入区和N型有源注入区，所述P型有源注入区上连接有VSS 端，所述N型有源注入区上连接有源极端或者漏极端，所述漏极端的N型有源注入区之间 通过N阱扩散区连接，N阱扩散区的一端为输入压焊点的接入端口，N阱扩散区的另一端为 ESDNM0S单元的漏极端，所述源极端与所述漏极端之间设置有栅极端。在本专利技术的一个实施例中，所述N阱扩散区的长度为7.0-8.0um，所述N阱扩散区 覆盖NMOS的漏极端的有源区的长度为0.4-0.8um，所述N阱扩散区位于场氧化物下长度为0.6-1.0um0进一步，优选地，所述N阱扩散区的长度为7.5um，所述N阱扩散区覆盖NMOS的漏 极端的有源区的长度为0.55um，所述N阱扩散区位于场氧化物下长度为0.Sum。在本专利技术的一个实施例中，所述ESD NMOS单元呈圆形。在本专利技术的一个实施例中，所述ESD NMOS单元内部设置有接触孔，所述接触孔为 圆形结构。本专利技术的B⑶工艺下的ESD器件结构与现有技术相比具有如下特点:第一、在普通GCNMOS (栅耦合电容N型金属氧化物半导体)结构基础上，使用了有 源区、N型注入区、P型注入区、多晶硅层、N阱扩散区和接触孔刻蚀层等共9层常用mask(光 罩)，没有额外增加光刻版；第二、通过改变器件结构来去掉漏端的表面silicide (硅化)JfESD (静电放电) 电流驱赶到更深的N阱上，从而使功率耗散区域更深，而不至于集中在器件表面；另一方 面，在漏区引入N阱，相当于把原来寄生NPN管的集电极深度增加，从而增加了寄生NPN管 导通后的电流收集能力，大大提高ESD (静电放电)器件可靠性和ESD (静电放电)电流泄放 能力。第三、将器件结构设计为圆形，可以在面积不变的情况下，增加MOSFET (金属氧化 物半导体)的有效沟道宽度，也增加了寄生ESDNPN管的等效发射极面积，同时保证各个方向 导通条件一致，ESD (静电放电)器件均匀触发，防止器件部分触发引起的电流集中，提高面 积利用率和器件性能。本专利技术的B⑶工艺下的ESD器件结构，与现有的技术相比，采用圆形器件结构，在 漏端引入N阱限制silicide (硅化)引起的表面ESD电流集中，有效进行ESD (静电放电) 功率耗散，提高了器件ESD (静电放电)电流泄放能力，同时更高的面积利用率降低了产品 制造成本，实现本专利技术的目的。本专利技术的特点可参阅本案图式及以下较好实施方式的详细说明而获本文档来自技高网...
【技术保护点】
一种BCD工艺下的ESD器件结构，其特征在于，它包括ESD?NMOS单元，所述ESD?NMOS单元上设置有P型有源注入区和N型有源注入区，所述P型有源注入区上连接有VSS端，所述N型有源注入区上连接有源极端或者漏极端，所述漏极端的N型有源注入区之间通过N阱扩散区连接，N阱扩散区的一端为输入压焊点的接入端口，N阱扩散区的另一端为ESD?NMOS单元的漏极端，所述源极端与所述漏极端之间设置有栅极端。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈宏冰，陈忠志，曾珂，徐敏，
申请(专利权)人：上海腾怡半导体有限公司，
类型：发明
国别省市：
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