半导体盲孔的检测方法技术

本发明专利技术公开了一种半导体盲孔的检测方法，包括提供具有导电区的半导体基底；形成多个暴露出所述导电区的盲孔，其中至少一个盲孔的底部区域具有电阻率大于导电区的高电阻层，且高电阻层和导电区间没有欧姆接触;在各个盲孔的侧壁上形成一层阻档层，其中阻档层的电阻率大于导电区的电阻率;在多个盲孔内填入导电材料，且导电材料位在阻档层上；进行一热工艺，使导电材料和半导体基底间的部分区域形成欧姆接触；及利用带电射线照射填满有导电材料的多个盲孔。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，包括提供具有导电区的半导体基底；形成多个暴露出所述导电区的盲孔，其中至少一个盲孔的底部区域具有电阻率大于导电区的高电阻层，且高电阻层和导电区间没有欧姆接触;在各个盲孔的侧壁上形成一层阻档层，其中阻档层的电阻率大于导电区的电阻率;在多个盲孔内填入导电材料，且导电材料位在阻档层上；进行一热工艺，使导电材料和半导体基底间的部分区域形成欧姆接触；及利用带电射线照射填满有导电材料的多个盲孔。【专利说明】
本专利技术涉及一种检测方法，特别是涉及一种。
技术介绍
随着芯片和封装器件的不断微缩及元件集成度的逐渐提升，封装技术从最初的针脚插入式封装、球栅阵列端子型封装(Ball Grid Array, BGA)而发展到最新的三维封装技术(3D Package)ο由于三维封装可以提高互连线的密度、降低封装尺寸(form factor),因此具有很好的应用前景。一般来说，在晶圆级(wafer-level)三维封装技术中，是利用穿硅通孔(TSV, Through-Silicon-Via)当作芯片间的内连接路径。由于各娃通孔垂直于芯片，所以各芯片能够实现路径最短和集成度最高的互连.并且能够减少芯片面积、缓解互连延迟问题、并使逻辑电路的性能大大提高。对于前通孔(via first)的硅通孔制作工艺，工艺通常包括盲孔的形成(viaformation)、盲孔的填充(via filling)、晶圆接合(wafer bonding)等等步骤。举例来说，盲孔会先形成于芯片中，并被填充导电材料，然后再经过硅晶圆减薄(抛光)工艺，使盲孔的另一段被暴露出而成为一通孔。此通孔可以在之后的工艺中和另一芯片连接。为了判断盲孔的深度和良率，一 般可以利用光学显微镜或电子束测试设备的电压对比模式(electronbeam voltage contrast mode)等检测设备来判断。但是，当半导体盲孔的深宽比不断提高，使其深度超过80微米(ym)时，光学显微镜就没有办法清楚观察到盲孔底部。且由于各盲孔的底部都会电连接具有导电性的硅材料，因此也无法利用电子束测试设备的电压对比模式准确分辨盲孔的深度和盲孔底部是否有残渣存在。
技术实现思路
本专利技术提供了一种，以解决现有技术的检测缺陷。为解决上述问题，本专利技术提供了一种一种，包括提供一包括导电区的半导体基底；形成多个暴露出所述导电区的盲孔，其中至少一盲孔的底部区域具有电阻率大于导电区的高电阻层，且高电阻层和导电区间没有欧姆接触；于各个盲孔的侧壁上形成一层阻档层，其中阻档层的电阻率大于导电区的电阻率；于多个盲孔内填入导电材料，且导电材料位在阻档层上；进行一热工艺，使导电材料和半导体基底间的部分区域形成欧姆接触；及利用带电射线照射填满有导电材料的多个盲孔。【专利附图】【附图说明】图1是本专利技术半导体基底中具有多个盲孔的上视示意图。图2是沿着图1中切线2-2’的半导体基底剖面示意图。图3是多个盲孔中填满有导电物质的半导体基底剖面示意图。图4是多个盲孔中填满有导电物质的上视示意图。图5是沿着图4中切线5-5’的半导体基底剖面示意图。图6是类似沿着图4中切线5-5’的半导体基底剖面示意图。其中，附图标记说明如下:I 半导体基底 10盲孔IOa第一盲孔IOb第二盲孔IOc第三盲孔IOd第四盲孔12 绝缘层 16导电区20 残渣20a残渣20b残渣 21热处理工艺30 导电材料 31电子束40a接面40b接面40c接面50 阻档层【具体实施方式】虽然本专利技术以优选实施例公开如下，然而其并非用来限定本专利技术，任何本领域的技术人员，在不脱离本专利技术的精神和范围内，当可作些许的更动与润饰，因此本专利技术的保护范围以权利要求书所界定的为标准，为了不使本专利技术的精神难懂，部分公知结构和工艺步骤的细节将不在此揭露。同样地，附图所表示为优选实施例中的装置示意图，但并非用来限定装置的尺寸，特别是，为使本专利技术可更清晰地呈现，部分元件的尺寸可能放大呈现在图中。而且，多个优选实施例中所公开相同的元件将标示相同或相似的符号，以使说明更容易且清晰。请参照图1及图2，其中图2是沿着图1中切线2-2’的剖面示意图。首先，如图1，在一个半导体基底I内，例如硅基底或绝缘层上覆硅(silicon-on-1nsulator，SOI)基底形成多个盲孔10。其中，所述盲孔10的形成方式可以利用激光钻孔(Laser Drilling),等离子体蚀刻或各种湿蚀刻(各向同性或各向异性蚀刻)技术，使得各盲孔10a，10b, 10c, IOd大体上均具有垂直的侧壁，但不限于此。而半导体基底I除了是硅基底外，也可以包括其它具有导电性的半导体材料，例如包括I1-VI族、II1-V族、及IV族元素。在这边需注意的是，本专利技术可以应用在硅通孔制作工艺的前通孔(via first)或后通孔(via last)制作工艺。对于前通孔制作工艺来说，半导体基底I上可以具有一层绝缘层12，例如蚀刻停止层或保护层，用来保护半导体基底I ;另一方面，对于后通孔(via last)制作工艺，绝缘层12可以是层间介电层(inter layer dielectric, ILD)或金属层间介电层(inter metaldielectric, I MD),但不限于此。由于各盲孔10a，10b, 10c, IOd的深度较佳会超过80微米(μ m)，因此其底部通常会位在半导体基底I内的导电区16内，使得所述导电区16被暴露出。其中，所述的导电区16具有N型或P型的导电型态，其可以占半导体基底I的一部份或全部，较佳来说，导电区16占半导体基底I的全部。在此情形下，由于盲孔10底部均位在导电区16内，所以若导电区16具有特定电位时，例如O电位，各盲孔10a，10b, 10c, IOd的底部也会具有所述电位。仍如图2所示。由于制作工艺的技术，盲孔10深度会随着所存在的区域而改变，也就是说，各盲孔10a，10b, 10c, IOd底部的深度并非完全相同。举例来说，第一盲孔10a，第二盲孔IOb和第三盲孔IOc均具有相同深度；第四盲孔IOd的深度则是浅于其它上述盲孔10a，10b, IOc0另外，因为在盲孔10制作过程中会有残渣，例如高分子，介电材料或其它非导电物质，或缺陷，例如晶格缺陷区域，形成在盲孔10底部。举例来说，残渣20a会覆盖住第三盲孔IOc的部分底部，而残渣20b会覆盖住第四盲孔IOd的全部底部。因此，这些在盲孔10底部的高电阻层20 (包括残渣或缺陷)会降低后续制作工艺的良率。为了检测各盲孔10是否残留有高电阻层20，例如残渣，或者检测各盲孔10的在半导体基底I内的深度，本专利技术采用电子束扫猫的方式，利用电子束31 (primary beam)轰击各盲孔10和其邻近区域，并检测各盲孔10产生的二次电子数量或强度，或检测各个盲孔10的电位。为了让各盲孔10所产生的二次电子数量有明显的差异，本专利技术的特点是在进行检测前，先在各盲孔10内填入阻档层及/或导电材料30后，再进行热处理工艺，使得各盲孔10内的导电材料30直接接触对应的导电区16并產生欧姆接触。在下文中，会分别对盲孔10内只填入导电材料30及盲孔10内填入导电材料30和阻档层的两种优选实施例加以描述。第一优诜实施例在形成上述本文档来自技高网...

【技术保护点】
一种半导体盲孔的检测方法，其特征在于，包括：提供一包括导电区的半导体基底；形成多个暴露出所述导电区的盲孔，其特征在于至少一所述盲孔的底部区域具有电阻率大于所述导电区的高电阻层，且所述高电阻层和所述导电区间没有欧姆接触;于所述各个盲孔的侧壁上形成一层阻档层，其特征在于所述阻档层的电阻率大于所述导电区的电阻率;于所述多个盲孔内填入导电材料，且所述导电材料位在所述阻档层上；进行一热工艺，使所述导电材料和所述半导体基底间的部分区域形成欧姆接触；及利用带电射线照射填满有所述导电材料的所述多个盲孔。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈逸男，徐文吉，叶绍文，刘献文，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：