一种低正向压降的二极管制造技术

本发明专利技术公布了一种低正向压降的二极管结构，采用N型积累型MOSFET，通过MOSFET的体效应作用降低二极管势垒。当外加很小的正向电压时，在N+重掺杂区下方以及栅氧化层和N型轻掺杂区界面处形成电子积累的薄层，形成电子电流,进一步降低二极管正向压降；随着外加电压增大，P+重掺杂区、N—外延区和N+衬底构成的PiN二极管开启，提供大电流。反向时阻断时，MOSFET截止，PN结快速耗尽，利用反偏PN结来承担反向耐压。N型积累型MOSFET沟道长度由N+重掺杂区和N—外延区间的N型轻掺杂区长度决定。本发明专利技术采用槽栅结构，节省器件面积。另外本发明专利技术可采用单个或多个元胞集成，多个并联元胞可共用同一个终端，易于和常规电路集成，大大减小版图面积，降低工艺成本。

【技术实现步骤摘要】
一种低正向压降的二极管
本专利技术属于半导体功率器件
，涉及一种低正向压降的二极管。
技术介绍
二极管是最早使用和最基础的电力电子器件，它推动电力电子技术的产生和发展，无论是现代高压功率半导体器件绝缘栅双极晶体管（InsulatedGateBipolarTransistor简称IGBT）还是早期晶闸管控制系统中都不会缺少功率二极管。目前商业化的功率二极管以PiN功率二极管和肖特基势垒功率二极管（SchottkyBarrierDiode）为主。PiN有着耐高压、大电流、低泄漏电流和低导通损耗的优点，PiN的本征区掺杂浓度比较低，在正向导电时容易形成大注入，电导调制效应在漂移区中产生的大量少数载流子降低了器件的关断速度，限制了电力电子系统向高频化方向发展。肖特基二极管利用金属与半导体接触形成的金属-半导体结原理制作，正向开启电压较小，由于是多数载流子导电，正向电流较大，而且肖特基势垒功率二极管没有少子存储效应，有着极高的开关频率。但其串联的漂移区电阻有着与器件耐压成2.5次方的矛盾关系，阻碍了肖特基势垒功率二极管的高压大电流应用，另外肖特基势垒功率二极管极差的高温特性、大的泄漏电流和软击穿特性，使得硅肖特基势垒功率二极管通常只工作在250V以下的电压范围内。为了提高功率二极管性能，业内提出了结势垒控制二极管（JunctionBarriercontrolledSchottky简称JBS），混合PiN/肖特基二极管（MergedP-i-N/Schottky简称MPS）,MOS控制二极管（MetalOxideSemiconductorControlledDiode）等器件，这些器件结合了PN结二极管和肖特基二极管的优点，在一定程度上降低了二极管的开启电压。
技术实现思路
本专利技术公布了一种低正向压降的二极管结构，采用N型积累型MOSFET，该N型积累型MOSFET的漏极和多晶硅栅极短接，共同构成低正向压降二极管的阳极，N+衬底构成低正向二极管的阴极。通过MOSFET的体效应作用使得该二极管的势垒较普通二极管低。当外加很小的正向电压时，在N+重掺杂区下方和氧化层和N型轻掺杂区界面处形成电子积累的薄层，形成电子电流，使得二极管正向压降大大降低；随着外加电压的增大，P+重掺杂区、N—外延区和N+衬底构成PiN二极管，使得器件可以提供大电流。反向时阻断时，MOSFET截止，PN结快速耗尽，利用反偏PN结来承担反向耐压。采用本专利技术，一方面，漂移区内引入N+重掺杂区，提供电子，形成电子电流。另一方面，积累型MOSFET沟道长度由N+重掺杂区和N—外延区间的N型轻掺杂区长度决定，易于控制；P型区采用重掺杂，形成重掺杂的欧姆接触的同时提供大量空穴。此外，本专利技术采用槽栅结构，元胞结构可以做的更小，节省器件面积。同时，本专利技术可采用单个或多个元胞集成，多个并联元胞可共用同一个终端，不仅易于和常规电路集成，而且大大减小版图面积，进一步降低工艺成本。本专利技术为实现上述目的，采用如下技术方案：一种低正向压降的二极管，其特征在于：包括N+衬底，金属化阴极由N+衬底引出，N+衬底上面为N—-外延层；N—外延层顶部具有一个P型重掺杂区，P型重掺杂区的一侧具有N+重掺杂区，其中P型重掺杂区的深度大于N+重掺杂区的深度；P型重掺杂区的一侧还具有一个N型轻掺杂区，所述N+重掺杂区与N型轻掺杂区相邻；P型重掺杂区和N—外延层形成PN结；N—外延层顶部具有通过栅氧化层与其隔离的多晶硅栅电极，N+重掺杂区和N型轻掺杂区通过栅氧化层与多晶硅栅隔离；金属化阳极位于器件顶部，覆盖所有P型重掺杂区、N+重掺杂区、栅氧化层和多晶硅栅。该器件采用N型积累型MOSFET，该N型积累型MOSFET的漏极和多晶硅栅极短接，共同构成低正向压降二极管的阳极，N+衬底构成低正向二极管的阴极。其中N+重掺杂区为MOSFET的漏极，多晶硅栅为MOSFET的栅极，N+衬底为MOSFET的源极。其进一步特征在于：N+重掺杂区、N型轻掺杂区、N—外延区与N+衬底形成N型积累型MOSFET的电子通路。P型重掺杂区与N—外延区和N+衬底形成二极管结构。进一步的：N型积累型MOSFET的沟道长度由N+重掺杂区和N—外延区间的N型轻掺杂区长度决定。进一步的：N型轻掺杂区结深可根据耐压和开启电压要求灵活调节。进一步的：所述P型重掺杂区掺杂浓度大于5×1017cm-3。一种低正向压降的二极管延伸结构：所述N—外延层和N+衬底之间还具有N型缓冲区。另外一种低正向压降的二极管延伸结构：所述N型轻掺杂区可替换为P型区，根据不同电压和电流要求，调整分区P阱的深度和浓度来满足要求。本专利技术的优点如下：1、本专利技术可集成单个或多个元胞结构，多个并联的元胞可共用同一个终端结构，易于和常规电路集成，同时大大减小版图面积。2、本专利技术可以是平面栅、槽栅等结构。3、本专利技术采用N型积累型MOSFET，通过MOSFET的体效应作用使得该二极管的势垒较普通二极管低。当外加很小的正向电压时，在N+重掺杂区下方和氧化层和N型轻掺杂区界面处形成电子积累的薄层，形成电子电流，使得二极管正向压降大大降低；随着外加电压的增大，P+重掺杂区、N—外延区和N+衬底构成PiN二极管，使得器件可以提供大电流。反向时阻断时，MOSFET截止，PN结快速耗尽，利用反偏PN结来承担反向耐压。仿真数据表明，开启电压小于0.3V，反向击穿电压可达140V。4、本专利技术可根据不同的电压电流范围调整N型轻掺杂区的浓度，N型区可通注入砷、磷等施主杂质得到。5、P型重掺杂区和N+重掺杂区的结深只差可与N型轻掺杂区结深不同，即N型轻掺杂区结深可根据耐压和开启电压要求灵活调节。6、N型积累型MOSFET的沟道长度由N+重掺杂区和N—外延区间的N型轻掺杂区长度决定，可根据耐压和开启电压的不同要求进行调节，增加器件设计的灵活度。7、本专利技术提出的P型重掺杂区，形成重掺杂的欧姆接触的同时提供大量空穴。8、本专利技术提出的N+重掺杂区，为MOSFET的提供电子，形成电子电流。附图说明图1是本专利技术一种低正向压降的二极管器件结构示意图。图2是本专利技术一种低正向压降的二极管器件平面栅结构。图3是本专利技术的低正向压降的二极管的一种延伸结构。图4是本专利技术的低正向压降的二极管的另外一种种延伸结构。图5是图4中延伸结构的平面栅结构。图6是本专利技术低正向压降的二极管器件仿真示意图。图7是肖特基二极管器件仿真示意图。图8是PiN二极管器件仿真示意图。图9是在相同N-外延浓度（2.5×1015cm-3）和厚度（10µm）下本专利技术提供的低正向压降的二极管和PiN二极管、肖特基功率二极管正向曲线的比较。图10是在相同N外延浓度（2.5×1015cm-3）和厚度（10µm）下本专利技术提供的低正向压降的二极管和PiN二极管、肖特基功率二极管反向泄漏电流的比较。具体实施方式本专利技术提出的低正向压降的二极管，采用N型积累型MOSFET，该N型积累型MOSFET的漏极和多晶硅栅极短接，共同构成低正向压降二极管的阳极，N+衬底构成低正向二极管的阴极。该器件通过MOSFET的体效应作用使得二极管的势垒较普通二极管低。当外加很小的正向电压时，在N+重掺杂区下方和氧化层和N型轻掺杂区界面处形成电子积累的薄层，形成电子电流，使得二极管本文档来自技高网...

【技术保护点】
一种低正向压降的二极管，其特征在于：包括N+?衬底（7），金属化阴极（8）由N+?衬底（7）引出，N+?衬底（7）上面为N—外延层（4）；N—外延层（4）顶部具有一个P型重掺杂区（3），P型重掺杂区（3）的一侧具有N+?重掺杂区（2），其中P型重掺杂区（3）的深度大于N+?重掺杂区（2）的深度；P型重掺杂区（3）的一侧还具有一个N型轻掺杂区（9），所述N+?重掺杂区（2）与N型轻掺杂区（9）相邻；P型重掺杂区（3）和N—外延层（4）形成PN结；N—外延层（4）顶部具有通过栅氧化层（6）与其隔离的多晶硅栅电极（5），N+?重掺杂区（2）和N型轻掺杂区（9）通过栅氧化层（6）与多晶硅栅（5）隔离；金属化阳极（1）位于器件顶部，覆盖所有P型重掺杂区（3）、N+?重掺杂区（2）、栅氧化层（6）和多晶硅栅（5）。

【技术特征摘要】
1.一种低正向压降的二极管，其特征在于：包括N+衬底（7），金属化阴极（8）由N+衬底（7）引出，N+衬底（7）上面为N—外延层（4）；N—外延层（4）顶部具有一个P型重掺杂区（3），P型重掺杂区（3）的一侧具有N+重掺杂区（2），其中P型重掺杂区（3）的深度大于N+重掺杂区（2）的深度；P型重掺杂区（3）的一侧还具有一个N型轻掺杂区（9），所述N+重掺杂区（2）与N型轻掺杂区（9）相邻，根据不同的电压电流范围调整N型轻掺杂区（9）的浓度，P型重掺杂区（3）和N+重掺杂区（2）的结深之差与N型轻掺杂区（9）结深相同或不同，即N型轻掺杂区（9）结深根据耐压和开启电压要求调节；P型重掺杂区（3）和N—外延层（4）形成PN结；N—外延层（4）顶部具有通过栅氧化层（6）与其隔离的多晶硅栅电极（5），N+重掺杂区（2）和N型轻掺杂区（9）通过栅氧化层（6）与多晶硅栅电极（5）隔离；金属化阳极（1）位于器件顶部，覆盖所有P型重掺杂区（...

【专利技术属性】
技术研发人员：乔明，许琬，张昕，章文通，李燕妃，吴文杰，张波，
申请(专利权)人：无锡市芯茂微电子有限公司，
类型：发明
国别省市：