非易失性存储器件及其制造方法技术

本发明专利技术公开了一种非易失性存储器件及其制造方法，所述非易失性存储器件包括：单元串，每个单元串包括在衬底之上的多个存储器单元，所述单元串沿一方向延伸；沟道层，所述沟道层与单元串的一侧和另一侧连接，沿与衬底相垂直的另一方向延伸；选择栅电极，所述选择栅电极位于单元串之上，包围所述沟道层的侧表面，栅电介质层插入在它们之间；以及导线，所述导线与沟道层的上端部连接。

【技术实现步骤摘要】
非易失性存储器件及其制造方法相关申请的交叉引用本申请要求2012年5月15日提交的申请号为10-2012-0051591的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种包括多个存储器单元串联连接的单元串的非易失性存储器件及其制造方法。
技术介绍
非易失性存储器件是一种即使电源中断也能保留储存的数据的存储器件。已经广泛地使用诸如快闪存储器的各种非易失性存储器件。图1是说明现有的非易失性存储器件的示图。参见图1，现有的非易失性存储器件可以包括隧道电介质层15、多个栅图案、第一间隔件电介质层45和第二间隔件电介质层50、层间电介质层55以及接触插塞60。隧道电介质层15形成在衬底10上。所述多个栅图案包括顺序地层叠在隧道电介质层15上的浮栅电极层20、电荷阻挡层25、钝化层30、控制栅电极层35以及栅硬掩模层40。第一间隔件电介质层45和第二间隔件电介质层50覆盖所述多个栅图案。层间电介质层55形成在第二间隔件电介质层50上。接触插塞60形成为穿通层间电介质层55、第二间隔件电介质层50以及隧道电介质层15。接触插塞60与衬底10的结区连接。在现有技术中，由于比字线WL具有更大宽度的选择线SL占据很大的面积，所以芯片尺寸增加。具体地，在通过间隔件图案化技术（SPT）来形成字线WL的情况下，需要单独的工艺以形成与字线WL具有不同宽度的选择线SL。此外，在与选择线SL相邻的字线WL中可能由于热载流子注入（HCI）而发生扰动。另外，随着设计规则的减小，执行用于部分地去除选择线SL中的电荷阻挡层25的工艺变得越来越困难。
技术实现思路
本专利技术的实施例涉及一种包括形成在单元串之上的选择栅电极的非易失性存储器件，以减小芯片尺寸、使制造工艺更容易和简单、并改善操作特性，以及涉及一种制造所述非易失性存储器件的方法。根据本专利技术的一个实施例，一种非易失性存储器件可以包括：单元串，每个单元串包括在衬底之上的多个存储器单元，所述单元串沿一方向延伸；沟道层，所述沟道层与单元串的一侧和另一侧连接，沿与衬底相垂直的另一方向延伸；选择栅电极，所述选择栅电极位于单元串之上，包围沟道层的侧表面，栅电介质层插入在它们之间；以及导线，所述导线与沟道层的上端部连接。根据本专利技术的另一个实施例，一种制造非易失性存储器件的方法包括以下步骤：在衬底之上形成彼此平行延伸的多个栅图案；形成沟道层，所述沟道层与衬底的结区连接并沿与衬底相垂直的方向延伸；形成选择栅电极，所述选择栅电极位于栅图案之上并且包围沟道层的侧表面，栅电介质层插入在它们之间；以及形成导线以与沟道层的上端部连接。一种非易失性存储器件包括：单元串，所述单元串包括在衬底之上的多个存储器单元；以及选择晶体管，被配置成将单元串与位线连接，其中所述选择晶体管位于单元串之上。根据以上实施例，选择栅电极形成在单元串之上。因而，可以减小芯片尺寸。制造工艺可以变得容易和简单。可以改善非易失性存储器件的操作特性。附图说明图1是说明现有的非易失性存储器件的示图。图2至图12B是说明根据本专利技术第一实施例的非易失性存储器件及其制造方法的示图。图13A和13B是说明根据本专利技术第二实施例的非易失性存储器件及其制造方法的示图。具体实施方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以用不同的方式实施，而不应解释为限定为本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本专利技术的范围。在说明书中，相同的附图标记在本专利技术的不同附图与实施例中表示相似的部分。附图并非按比例绘制，且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。图2至图12B是解释根据本专利技术第一实施例的非易失性存储器件及其制造方法的示图。具体地，图12A和图12B是说明根据本专利技术第一实施例的非易失性存储器件的示图。图2至图11B是示出用于制造图12A和图12B的非易失性存储器件的工艺的示图。参见图2，在衬底100上形成隧道电介质层105。衬底100可以是诸如单晶硅的半导体衬底。衬底100可以包括预定的下层结构，诸如限定有源区的隔离层（未示出）。多个有源区被限定成彼此平行、具有沿与栅图案相交叉的方向延伸的线形。单元串可以形成在有源区之上。隧道电介质层105可以由基于氧化物的物质形成。例如，隧道电介质层105是经由热氧化工艺形成的氧化硅（SiO2）层。然后，在隧道电介质层105上形成栅图案，所述栅图案包括顺序地层叠的浮栅电极层110、电荷阻挡层115、第一控制栅电极层120、第二控制栅电极层125以及栅硬掩模层130。尽管在附图中未示出，但可以通过如下的工艺形成栅图案：在隧道电介质层105上形成用于浮栅电极的导电层，其具有沿着有源区延伸的线形；在具有用于浮栅电极的导电层的衬底100的整个表面上顺序地层叠用于电荷阻挡层的电介质层、用于第一控制栅电极的导电层、用于第二控制栅电极的导电层、以及栅硬掩模物质层；然后，通过利用沿与所述用于浮栅电极的导电层相交叉的方向延伸的光致抗蚀剂图案135作为刻蚀掩模，来刻蚀上述这些层直到所述用于浮栅电极的导电层。多个栅图案形成为彼此平行延伸。所述多个栅图案可以具有相同的宽度。为了精细地形成栅图案，可以利用间隔件图案化技术。由于栅图案被形成为具有相同的宽度，所以提供了可以简化图案化工艺的益处。浮栅电极层110可以包括掺杂多晶硅。浮栅电极层110可以具有将相应的存储器单元隔离开的岛形。电荷阻挡层115可以是包括顺序地层叠的氧化物、氮化物和氧化物的ONO（氧化物-氮化物-氧化物）层。栅硬掩模层130可以包括基于氮化物的物质。第一控制栅电极层120可以包括掺杂多晶硅。第二控制栅电极层125可以包括金属硅化物，所述金属硅化物在第一控制栅电极层120被部分地硅化时形成。具体地，第一控制栅电极层120和第二控制栅电极层125构成字线作为存储器单元晶体管的栅电极。接着，可以经由离子注入工艺等在栅图案之间的衬底100中形成结区（未示出）。结区用作存储器单元晶体管的漏极或源极。结区可以具有与衬底100不同的导电类型。具体地，在NAND快闪存储器件中，相邻的存储器单元晶体管共用结区。因此，存储器单元晶体管串联连接以构成单元串。参见图3，在去除光致抗蚀剂图案135之后，形成第一间隔件电介质层140以覆盖栅图案。可以经由剥离工艺来去除光致抗蚀剂图案135。可以额外地执行清洁工艺以去除副产物等。可以通过沉积基于氧化物的物质以填充栅图案之间的空间、然后回刻蚀所述基于氧化物的物质来形成第一间隔件电介质层140。接着，在第一间隔件电介质层140上顺序地形成第二间隔件电介质层145和第一层间电介质层150。可以通过以保形的方式（conformally）沉积相对于第一层间电介质层150具有不同刻蚀选择性的诸如基于氮化物的物质来形成第二间隔件电介质层145。可以通过如下工艺来形成第一层间电介质层150：沉积基于氧化物的物质以填充随后要形成漏极接触插塞和源极接触插塞的本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：单元串，每个单元串包括在衬底之上的多个存储器单元，所述单元串沿一方向延伸；沟道层，所述沟道层与所述单元串的一侧和另一侧连接，沿与所述衬底相垂直的另一方向延伸；选择栅电极，所述选择栅电极位于所述单元串之上，包围所述沟道层的侧表面，栅电介质层插入在所述选择栅电极和所述沟道层的侧表面之间；以及导线，所述导线与所述沟道层的上端部连接。

【技术特征摘要】
2012.05.15 KR 10-2012-00515911.一种非易失性存储器件，包括：单元串，每个单元串包括在衬底之上的多个存储器单元，所述单元串沿一方向延伸；沟道层，所述沟道层与所述单元串的一侧和另一侧连接，沿与所述衬底相垂直的另一方向延伸；选择栅电极，所述选择栅电极位于所述单元串之上，包围所述沟道层的侧表面，栅电介质层插入在所述选择栅电极和所述沟道层的侧表面之间；以及导线，所述导线与所述沟道层的上端部连接，其中，每个导线包括位线和源极线中的任何一种，其中，所述源极线的底表面位于所述选择栅电极的上表面之上。2.如权利要求1所述的非易失性存储器件，其中，所述存储器单元包括具有顺序地层叠的浮栅电极、电荷阻挡层以及控制栅电极的结构。3.如权利要求1所述的非易失性存储器件，其中，所述选择栅电极具有沿与所述单元串相交叉的另一方向延伸的线形。4.如权利要求1所述的非易失性存储器件，其中，所述导线连接一对沟道层，所述一对沟道层分别与所述单元串的一侧和另一侧连接。5.如权利要求1所述的非易失性存储器件，其中，所述位线和所述源极线经由所述沟道层而分别与所述单元串的一侧和另一侧连接。6.如权利要求1所述的非易失性存储器件，其中，所述单元串具有经由漏极接触插塞与所述沟道层连接的一侧，以及经由源极接触插塞与所述沟道层连接的另一侧。7.如权利要求6所述的非易失性存储器件，其中，所述漏极接触插塞和所述源极接触插塞部分地覆盖所述单元串。8.如权利要求6所述的非易失性存储器件，其中，所述多个单元串被布置成彼此平行，以及其中，所述源极接触插塞同时与一对彼此相邻的单元串连接。9.一种制造非易失性存储器件的方法，包括以下步骤：在衬底之上形成彼此平行延伸的多个栅图案；形成沟道层，所述沟道层与所述衬底的结区连接并沿与所述衬底相垂直的方向延伸；形成选择栅电极，所述选择栅电极位于所述栅图案之上并且包围所述沟道层的侧表面，栅电介质层插入在所述选择栅电极和所述沟道层的侧表面之间；以及形成导线以与所述沟道层的上端部连接，其中，每个导线包括位线和源极线中的任何一种，其中，所述源极线的底表面位于所述选择栅电极的上表面之上。10.如权利要求9所述的方法，其中，通过顺序地层叠浮栅电极、电荷阻挡层以及控制栅电极来形成所述栅图案。11.如权利要求9所述的方法，其中，所述多个栅图案被形成为具有相同的宽度。12.如权利要求9所述的方法，其中，在形成所述栅图案之后，所述方法还包括以下步骤：形成与所述结区连接的接触插塞，以及其中，所述沟道层经由所述接触插塞与所述结区连接。13.如权利要求12所述的方法，其中，形成所述接触插塞的步骤包括以下步骤：形成间隔件电介质层以覆盖所述衬底；在所述...

【专利技术属性】
技术研发人员：李南宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：