一种NOR型闪存式存储器制造技术

本申请公开了一种NOR型闪存式存储器，包括存储单元阵列和外围电路；所述外围电路包括2P个行译码电路、2P个列译码电路和P个源线驱动电路；所述存储单元阵列包括P个双阵列单元，每个双阵列单元包括2个子阵列；P为正整数；所述子阵列与所述行译码电路通过字线一一对应连接；所述子阵列与所述列译码电路通过位线一一对应连接；每个双阵列单元对应一个所述源线驱动电路，所述子阵列通过源线连接于与所述子阵列所属的双阵列单元相对应的源线驱动电路。本申请将存储单元阵列划分为偶数个子阵列，且每两个子阵列共用一个源线驱动电路。相对于现有技术，本申请减少了源线驱动电路的个数，从而减少了存储器的占用面积，解决了现有技术的问题。

【技术实现步骤摘要】
一种NOR型闪存式存储器
本申请涉及数据存储
，尤其涉及一种NOR型闪存式存储器。
技术介绍
NOR型(或非逻辑型，亦称Linear技术)闪存式存储器是一种非挥发性半导体存储器，主要由存储单元阵列和外围电路构成。外围电路主要包括行译码电路(X-Decoder)、列译码电路(YMUX)和源线驱动电路(SL-driver)，其中，行译码电路用于驱动存储单元阵列的字线，列译码电路用于驱动存储单元阵列的位线。为提高读取速度，现有NOR型闪存式存储器的存储单元阵列通常被划分为相互独立的多个个子阵列(CellArray)，多个子阵列排成一行，每个子阵列都拥有各自的行译码电路、列译码电路和源线驱动电路，使得存储器占用面积过大。
技术实现思路
有鉴于此，本申请目的在于提供一种NOR型闪存式存储器，以解决现有NOR型闪存式存储器外围驱动电路占用面积过大的问题。为实现上述目的，本申请提供如下技术方案：一种NOR型闪存式存储器，包括存储单元阵列和外围电路；所述外围电路包括2P个行译码电路、2P个列译码电路和P个源线驱动电路；所述存储单元阵列包括P个双阵列单元，每个所述双阵列单元包括2个子阵列；P为正整数；所述子阵列与所述行译码电路通过字线一一对应连接；所述子阵列与所述列译码电路通过位线一一对应连接；每个所述双阵列单元对应一个所述源线驱动电路，所述子阵列通过源线连接于与所述子阵列所属的双阵列单元相对应的源线驱动电路。优选地，所述P个双阵列单元按n行k列的矩阵形式排列；k，n为正整数。优选地，当n>1时，所述列译码电路包括本地列译码电路；所述外围电路还包括一个全局列译码电路；所述全局列译码电路与灵敏放大器电路连接，所述全局列译码电路通过全局位线与所述本地列译码电路连接；所述全局列译码电路用于对列地址进行译码，以得到并选通所述列地址对应的全局位线。优选地，所述存储器通过以下方式进行数据读取：同时将所述子阵列的源线通过源线驱动电路接地；所述行译码电路对欲读取数据的行地址进行译码，得到与所述行地址对应的字线；所述本地列译码电路对所述欲读取数据的列地址进行译码，并选通译码得到的与所述列地址对应的位线，所述全局列译码电路对所述欲读取数据的列地址进行译码，并选通译码得到的与所述列地址对应的全局位线；对所述与所述行地址对应的字线进行充电，同时通过所述灵敏放大器电路感测通过所述被选通的全局位线输送的、所述被选通的位线的电流值；将充电结束时灵敏放大器电路感测的电流值I与参考电流值I0进行比较，根据所述比较结果得到所述欲读取数据。从上述的技术方案可以看出，本申请将存储单元阵列划分为偶数个子阵列，且每两个子阵列共用一个源线驱动电路。相对于现有技术，在存储单元阵列总容量一定、保证读取速度的前提下，本申请实施例大大减少了源线驱动电路的个数，从而大大减少了存储器的占用面积，解决了现有技术的问题。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本申请实施例一提供的NOR型闪存式存储器的结构原理图；图2为本申请实施例一提供的NOR型闪存式存储器的单个双阵列单元与其外围电路的结构示意图；图3为本申请实施例二提供的NOR型闪存式存储器的结构原理图；图4为本申请实施例二提供的NOR型闪存式存储器的单个双阵列单元与其外围电路的结构示意图。具体实施方式下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。本申请实施例公开了一种NOR型闪存式存储器，以解决现有NOR型闪存式存储器占用面积过大的问题。参照图1，本申请实施例一提供的NOR型闪存式存储器，由存储单元阵列和外围电路组成。其中，外围电路包括2P个行译码电路21(即X-decoder)、2P个列译码电路22(即YMUX)和P个源线驱动电路23(即CommonSL-driver)，P为正整数。存储单元阵列包括P个双阵列单元，每个双阵列单元由2个相同的子阵列1(即CellArray)组成，即存储单元阵列包括2P个子阵列1；每个双阵列单元对应一个源线驱动电路23，且该双单元阵列中的两个子阵列1分别通过源线与源线驱动电路23连接；子阵列1与行译码电路21通过字线一一对应连接；子阵列1与列译码电路22通过位线一一对应连接。单个双阵列单元及与其相关外围电路的结构示意图如图2所示。读取存储器中数据时，数据地址包括行地址(Xaddress)和列地址(Yaddress)两部分。假设欲读取地址(X1，Y1)中存储的数据(X1为行地址，Y1为列地址)，对上述结构的NOR型闪存式存储器进行数据读取操作时，过程如下：源线驱动电路23将源线接到地电位，驱动相应的子阵列；与此同时，行译码电路21和列译码电路22同时响应地址变化：行译码电路21对行地址X1进行译码，得到该行地址X1对应的字线并选中；列译码电路22对列地址Y1进行译码，得到该列地址Y1对应的位线并选中；列译码电路22选中的位线被连接至灵敏放大器电路输入端口。对行译码电路21选中的字线进行充电，同时灵敏放大器电路输入端口感测与其连接的位线上的电流；当字线充电完成时(即被选中的位线上的电流稳定时)，将灵敏放大器电路输入端口感测的电流值I与参考电流值I0进行比较，得到地址(X1，Y1)中存储的数据D；如，I>I0，则D＝0；I<I0，则D＝1。由上述结构及数据读取过程可知，本专利技术实施例将存储单元阵列划分为偶数个子阵列，且每两个子阵列(一个双阵列单元)共用一个源线驱动电路。相对于现有技术，在存储单元阵列总容量一定、保证读取速度的前提下，本申请实施例大大减少了源线驱动电路的个数，从而大大减少了存储器的占用面积，解决了现有技术的问题。具体的，上述实施例中源线驱动源线驱动P个双阵列单元可排列为n行k列的矩阵(k，n为正整数，且P＝k*n)。k、n的具体值根据实际需要的NOR型闪存式存储器的长宽值而定。参见图3，本申请实施例二提供的NOR型闪存式存储器，由存储单元阵列和外围电路组成。外围电路包括2P个行译码电路21、2P个本地列译码电路22’(即LocalYMUX)、P个源线驱动电路23和1个全局列译码电路24(即GlobalYMUX)，P为正整数。存储单元阵列包括P个双阵列单元，每个双阵列单元由2个相同的子阵列1(即CellArray)组成，即存储单元阵列包括2P个子阵列1。P个双阵列单元排列为n行k列的矩阵(即P＝k*n)，且k，n为正整数，n>1；n和k的具体值根据应用需要而定。其中，每个双阵列单元对应一个源线驱动电路23，且该双单元阵列中的两个子阵列1分别通过源线与源线驱动电路23连接；子阵列1与行译码电路21通过字线一一对应连接；子阵列1与本地列译码电路22’通过位线一一对应连接。全局列译码电路24通过全局位线(即Globalb本文档来自技高网...

【技术保护点】
一种NOR型闪存式存储器，其特征在于，包括存储单元阵列和外围电路；所述外围电路包括2P个行译码电路、2P个列译码电路和P个源线驱动电路；所述存储单元阵列包括P个双阵列单元，每个所述双阵列单元包括2个子阵列；P为正整数；所述子阵列与所述行译码电路通过字线一一对应连接；所述子阵列与所述列译码电路通过位线一一对应连接；每个所述双阵列单元对应一个所述源线驱动电路，所述子阵列通过源线连接于与所述子阵列所属的双阵列单元相对应的源线驱动电路。

【技术特征摘要】
1.一种NOR型闪存式存储器，其特征在于，包括存储单元阵列和外围电路；所述外围电路包括2P个行译码电路、2P个列译码电路和P个源线驱动电路；所述存储单元阵列包括P个双阵列单元，每个所述双阵列单元包括2个子阵列；P为正整数；所述子阵列与所述行译码电路通过字线一一对应连接；所述子阵列与所述列译码电路通过位线一一对应连接；每个所述双阵列单元对应一个所述源线驱动电路，所述子阵列通过源线连接于与所述子阵列所属的双阵列单元相对应的源线驱动电路；其中，所述P个双阵列单元按n行k列的矩阵形式排列；k，n为正整数；并且，当n>1时，所述列译码电路包括本地列译码电路；所述外围电路还包括一个全局列译码电路；所述全局列译码电路与灵敏放大器电路连接，所述全局列译码电路通过全局位线与...

【专利技术属性】
技术研发人员：龙爽，陈岚，陈巍巍，杨诗洋，陈丽，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：