内部集成有电容器的半导体器件制造技术

本发明专利技术涉及一种半导体器件，所述半导体器件包括集成在内部的电容器。在实施例中，半导体器件包括基板，所述基板包括第一导电型掺杂材料。多个沟槽在基板内成型。所述半导体器件也包括紧邻沟槽成型具有第二导电类型掺杂材料的扩散区。电容器在沟槽内并且至少部分地在基板之上成型。所述电容器包括至少一个第一电极、第二电极以及在第一电极与第二电极之间成型的介电材料。

【技术实现步骤摘要】
内部集成有电容器的半导体器件相关申请的交叉引用本申请基于35U.S.C.§119(e)要求在2012年1月6日提交的美国临时申请序号为61/584,039、名称为SEMICONDUCTORDEVICEHAVINGCAPACITORINTEGRATED的优先权。美国临时申请No.61/584,039其全文结合在此引作参考。
技术介绍
电容器为在各种集成电路中使用的无源存储元件。例如，电容器可用于存储电荷、阻断直流（DC）、阻断噪声、DC-DC转换、交流（AC）-AC转换、滤波等。
技术实现思路
半导体器件被描述为包括在其中集成的电容器。在实施例中，半导体器件包括基板，所述基板包括第一导电型掺杂材料。沟槽在基板内形成，并且具有第二导电类型掺杂材料的扩散区邻近沟槽形成。金属-绝缘体-金属（MIM）电容器在沟槽内并且至少部分地附着在基板上形成。金属-绝缘体-金属电容器至少包括第一电极、第二电极以及在第一电极与第二电极之间成型的介电材料。本
技术实现思路
部分被提供用来以简化的方式引入在以下具体实施方式中详细说明的内容的选择。本
技术实现思路
部分并非表明所要求保护的技术主题的任何关键性特征或基本特征，也不用作为辅助确定所要求保护的技术主题的范围。根据本专利技术的一个方面，提供了一种半导体器件，所述半导体器件包括:基板，所述基板具有第一导电型掺杂材料；多个在所述基板内设置的沟槽；邻近所述多个沟槽设置的扩散区，所述扩散区具有第二导电型掺杂材料；以及金属-绝缘体-金属（MIM）电容器，所述金属-绝缘体-金属电容器在所述多个沟槽的每个沟槽中形成。优选地，所述金属-绝缘体-金属电容器包括用于促进应力控制的接缝。优选地，所述金属-绝缘体-金属电容器包括低应力导电层，以在形成所述金属-绝缘体-金属之后填充和密封所述多个沟槽。优选地，所述金属-绝缘体-金属电容器包括第一电极、第二电极以及在所述第一电极与所述第二电极之间设置的介电层。优选地，所述第一电极或第二电极中的至少一个由氮化钛制成。优选地，所述介电层由高介电材料制成。优选地，所述多个沟槽具有范围从大约五十比一（50:1）至大约一百五十比一（150:1）的长宽比。优选地，所述扩散区与所述多个沟槽自对正。优选地，电容器之间的区域的掺杂浓度比所述基板更高且掺杂类型与所述基板极性相同。根据本专利技术的另一个方面，提供了一种方法，所述方法包括：在半导体晶片内形成多个沟槽，所述半导体晶片包括第一导电型掺杂材料；邻近所述多个沟槽形成扩散区，所述扩散区包括第二导电型掺杂材料；并且在所述多个沟槽的每个沟槽内且至少部分附着在所述半导体晶片上地形成金属-绝缘体-金属（MIM）电容器。优选地，所述金属-绝缘体-金属电容器包括用于促进应力控制的接缝。优选地，所述金属-绝缘体-金属电容器包括低应力导电层以便在所述金属-绝缘体-金属成型之后填充和密封多个沟槽。优选地，形成金属-绝缘体-金属（MIM）电容器的步骤还包括在多个沟槽的每个沟槽内且至少部分附着在所述半导体晶片上地形成第一电极；至少部分附着在所述第一电极上形成介电层；以及至少部分附着在所述介电层上形成第二电极。优选地，所述多个沟槽具有范围从大约五十比一（50:1）至大约一百五十比一（150:1）的长宽比。优选地，所述扩散区与所述多个沟槽自对正。优选地，电容器之间的区域的掺杂浓度比所述基板更高且掺杂类型与所述基板极性相同。根据本专利技术的另一个方面，提供了一种半导体器件，所述半导体器件包括:基板，所述基板具有第一导电型掺杂材料；多个在所述基板内设置的沟槽；邻近所述多个沟槽设置的扩散区，所述扩散区具有第二导电型掺杂材料；以及双联金属-绝缘体-金属（MIM）电容器，所述双联金属-绝缘体-金属电容器在所述多个沟槽的每个沟槽中形成。优选地，附着在所述第二电极上设置蚀刻终止层。优选地，所述蚀刻终止层由氮化硅或氮氧化硅的至少一种制成。优选地，所述第二电极通过氮化钛-掺杂的多晶硅-氮化钛的交替组合物加厚。附图说明详细的说明书通过结合附图描述。说明书和附图中不同实例中相同参考标号的使用表示相似或相同的部件。图1A为示出了根据本公开实施例的半导体器件的实施方式的局部剖面示意图，其中半导体晶片包括了集成在其内部的电容器。图1B为示出了根据本公开另外实施例的半导体器件的另外实施方式的局部剖面示意图，其中电容器设置成双联电容器构造。图2为流程图，该流程图示出了用于制造具有集成到内部的电容器的半导体器件（例如图1A和1B中所示装置）的实施例中的过程。图3A至图3E为示出了根据图2所示过程制造半导体器件（如图1A中所示装置）的局部剖面示意图。具体实施方式概述电容值直接与电容器的面积成比例。因而，如果片上集成的话，则高电容值的电容器（例如具有电容值在纳法[nF]与微法[μF]范围中的电容器）可能需要大量的芯片空间。作为替代，电容器可集成到印刷电路板或诸如此类电路板上。然而，因为器件变得更加紧凑，所以印刷电路板空间正变得受限。因此，描述了形成这样的半导体器件的技术，其中在所述半导体器件内集成有金属-绝缘体-金属电容器。在实施例中，半导体器件包括基板，所述基板包括第一导电型掺杂材料。例如，基板可以是P--基板。多个沟槽在基板内形成。沟槽可具有范围从大约五十比一（50:1）至大约一百五十比一（150:1）的长宽比。半导体器件也包括邻近沟槽形成的扩散区，所述扩散区具有第二导电型掺杂材料。例如，扩散区可掺入N+掺杂材料。电容器在沟槽内并且至少部分地在基板上成型。电容器至少包括第一电极、第二电极以及在第一电极与第二电极之间形成的介电材料。在实施例中，电容器可构造成单金属-绝缘体-金属（MIM）电容器。在另外的实施例中，电容器可构造成双联MIM电容器。本申请文件中描述的半导体器件可允许片上集成的电容器具有范围从大约每平方微米三百毫微微法（300fF/μm2）至大约每平方微米两千毫微微法（2000fF/μm2）的电容密度。在接下来的讨论中，首先描述半导体器件的示例。然后描述可被采用用来制造半导体器件的示范性过程。示例性实施例图1A和图1B示出了根据本公开示范性实施例的半导体器件100。如图所示，半导体器件100包括基板102。基板102包括基材，所述基材被利用以通过诸如影印、离子注入、沉积、蚀刻等各种半导体制造技术形成一个或多个集成电路器件。在一个或更多的实施例中，基板102包括硅晶片制成的一部分，其能够以各种方式被构造。例如，基板102可包括n型硅晶片制成的一部分或p型硅晶片制成的一部分。在实施例中，基板102可包括被设置以供应n型载流元素的V族元素（例如磷、砷、锑等）。在另外实施例中，基板102可包括被设置以供应p型载流元素的IIIA族元素（例如硼等）。在特定实施例中，基板102包括P--区103。然而，能够预想的是其他导电类型也可被利用（例如P-区等）。基板102包括多个在其中形成的沟槽104。在实施例中，沟槽104可以是细长的沟槽。沟槽104具有大约二十微米（20μm）或更大的深度。例如，沟槽104的深度可以为大约四十微米（40μm）。在特定实施例中，每个沟槽104的宽度可以为大约五百纳米（500nm）或更小，并且每个沟槽104的深度可以为大约三十微米（30μm）。各沟槽104的间距可以为大约八百纳米（8本文档来自技高网...

【技术保护点】
一种半导体器件，所述半导体器件包括:基板，所述基板具有第一导电型掺杂材料；多个在所述基板内设置的沟槽；邻近所述多个沟槽设置的扩散区，所述扩散区具有第二导电型掺杂材料；以及金属?绝缘体?金属（MIM）电容器，所述金属?绝缘体?金属电容器在所述多个沟槽的每个沟槽中形成。

【技术特征摘要】
2012.01.06 US 61/584,039;2012.12.14 US 13/714,5441.一种半导体器件，所述半导体器件包括:基板，所述基板具有第一导电型掺杂材料；多个在所述基板内设置的沟槽；邻近所述多个沟槽设置的扩散区，所述扩散区具有第二导电型掺杂材料；邻近所述扩散区设置的隔离区；以及金属-绝缘体-金属(MIM)电容器，所述金属-绝缘体-金属电容器在所述多个沟槽的每个沟槽中形成，其中，所述多个沟槽具有范围从一百二十五比一(125:1)至一百五十比一(150:1)的长宽比，以使得所述金属-绝缘体-金属电容器具有范围从每平方微米三百毫微微法(300fF/μm2)至每平方微米两千毫微微法(2000fF/μm2)的电容密度。2.如权利要求1所述的半导体器件，其特征在于，所述金属-绝缘体-金属电容器包括用于促进应力控制的接缝。3.如权利要求1所述的半导体器件，其特征在于，所述金属-绝缘体-金属电容器包括低应力导电层，以在形成所述金属-绝缘体-金属之后填充和密封所述多个沟槽。4.如权利要求1所述的半导体器件，其特征在于，所述金属-绝缘体-金属电容器包括第一电极、第二电极以及在所述第一电极与所述第二电极之间设置的介电层。5.如权利要求4所述的半导体器件，其特征在于，所述第一电极或第二电极中的至少一个由氮化钛制成。6.如权利要求4所述的半导体器件，其特征在于，所述介电层由高介电材料制成。7.如权利要求1所述的半导体器件，其特征在于，所述扩散区与所述多个沟槽自对正。8.如权利要求1所述的半导体器件，其特征在于，电容器之间的区域的掺杂浓度比所述基板更高且掺杂类型与所述基板极性相同。9.一种方法，所述方法包括：在半导体晶片内形成多个沟槽，所述半导体晶片包括第一导电型掺杂材料；邻近所述多个沟槽形成扩散区，所述扩散区...

【专利技术属性】
技术研发人员：K·特兰，J·P·埃卢尔，A·斯里瓦斯塔瓦，池内清子，S·W·巴里，
申请(专利权)人：马克西姆综合产品公司，
类型：发明
国别省市：