半导体器件的制造方法技术

本发明专利技术提供了一种半导体器件的制造方法，包括：步骤一：提供一衬底；步骤二：在衬底上依次沉积形成金属层和第一介质层；步骤三：刻蚀第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；步骤四：在衬底和第一介质层图案上沉积形成阻隔材料层；步骤五：对阻隔材料层进行刻蚀，在相邻的金属连线之间形成至少一个阻隔体；步骤六：在衬底、第一介质层图案和阻隔体上形成第二介质层，并在金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙。采用上述方法，可以在金属连线之间的第二介质层中形成间隙，能够有效降低第二介质层的介电常数，降低金属线之间的寄生电容，从而改善互连金属线的RC延迟。

【技术实现步骤摘要】
半导体器件的制造方法
本专利技术涉及半导体制造工艺，更具体地说，本专利技术涉及一种半导体器件的制造方法。
技术介绍
随着半导体集成电路特征尺寸的持续减小，后段互连电阻电容延迟（ResistorCapacitor，RC）呈现显著增加的趋势，为了减少RC延迟，引入低介电常数材料，铜互连取代铝互连成为主流工艺。生产中，随着集成电路特征尺寸的减小，铜互连线的电阻率会急剧增加，特别对于45nm及以下的工艺更明显。然而目前还没有一种电阻率低且高性价比的导电材料可取代铜互连，只能通过降低互连线间介电层的介电常数来降低寄生电容，从容改善RC延迟。通常，互联线之间的介电层为氮化硅，其介电常数基本固定，如何开发出比氮化硅介电常数更低的材料成为金属铜互连工艺的研究热点。
技术实现思路
本专利技术提供一种半导体器件的制造方法，以解决上述现有技术中存在的互连线间寄生电容大导致RC延迟严重的问题，从而实现改善互连RC延迟的目的。为解决上述技术问题，本专利技术提供一种半导体器件的制造方法，包括：步骤一：提供一衬底；步骤二：在所述衬底上依次沉积形成金属层和第一介质层；步骤三：刻蚀所述第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；步骤四：在所述衬底和第一介质层图案上沉积形成阻隔材料层；步骤五：对所述阻隔材料层进行刻蚀，在相邻的所述金属连线之间形成至少一个阻隔体；步骤六：在所述衬底、第一介质层图案和阻隔体上形成第二介质层，并在所述金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙。可选的，在所述步骤四和步骤五之间还包括：对所述阻隔材料层进行化学机械研磨，使第一介质层图案的表面暴露出来。可选的，在所述步骤五中，所述阻隔体与相邻的一条金属连线之间的距离小于等于预定值。可选的，相邻的所述阻隔体之间的距离小于等于预定值。可选的，所述金属层的材料为铜或铝。可选的，所述第一介质层、阻隔材料层和第二介质层的材料均为氮化硅。可选的，所述间隙为空气间隙或者真空间隙。本专利技术所提供的半导体的制造方法，包括：步骤一：提供一衬底；步骤二：在所述衬底上依次沉积形成金属层和第一介质层；步骤三：刻蚀所述第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；步骤四：在所述衬底和介质层图案上沉积形成阻隔材料层；步骤五：对所述阻隔材料层进行刻蚀，在相邻的所述金属连线之间形成至少一个阻隔体；步骤六：在所述衬底、第一介质层图案和阻隔体上形成第二介质层，并在所述金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙。而采用上述方法，因为在相邻的金属连线之间存在阻隔体，可以将相邻的金属连线之间的空间被阻隔体隔断，从而形成阻隔间隔较小的空间，这样在形成第二介质层时，会在金属连线和阻隔体之间和/或相邻的阻隔体之间形成间隙，第二介质层中存在间隙，可以有效降低第二介质层的介电常数，从而降低金属线之间的寄生电容，从而改善互连金属线的RC延迟。附图说明图1为本专利技术一实施例的半导体器件的制造方法的流程图；图2至图8为本专利技术一实施例的半导体器件的制造方法各步骤的器件结构示意图；图9为本专利技术另一实施例的半导体器件的制造方法中步骤六中的器件结构示意图；图10为本专利技术又一实施例的半导体器件的制造方法中步骤六中的器件结构示意图。具体实施方式以下结合附图和具体实施例对本专利技术提出的半导体器件的制造方法作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。图1本专利技术一实施例的半导体器件的制造方法的流程图，下面结合图1至图8详细说明专利技术一实施例的半导体器件的制造方法。步骤一，如图2所示，提供一衬底100；所述衬底100可以为一硅基底，也可以是已经形成有各种半导体器件的衬底。步骤二，如图3所示，在所述衬底100上依次沉积形成金属层101和第一介质层102；所述金属层101用来形成金属互联线，所述金属层101多采用电阻率低的铜或铝，在本实施例中，采用金属铜。所述第一介质层102多采用氮化硅。步骤三：如图4所示，刻蚀所述第一介质层102和金属层101，形成金属连线1011和金属连线上的第一介质层图案1021；具体来说，首先采用第一掩膜版对所述第一介质层进行曝光，刻蚀所述第一介质层101，形成第一介质层图案1021，并暴露出部分金属层102的表面；接着，以第一介质层图案1021为掩膜，刻蚀暴露出的金属层102，形成金属连线1011。步骤四：如图5所示，在所述衬底100和第一介质层图案1021上沉积形成阻隔材料层103；所述阻隔材料层103可以与所述第一介质层102的材料相同，如氮化硅，也可以选用其他的绝缘介质层，例如，碳化硅、碳氮化硅等。如图6所示，为了方便后续步骤的进行，在形成阻隔材料层103之后，可以对阻隔材料层103进行化学机械研磨，经所述阻隔材料层103磨平，并暴露出第一介质层图案1021的上表面。步骤五：如图7所示，对所述阻隔材料层103进行刻蚀，在相邻的所述金属连线1011之间形成阻隔体1031；具体来说，采用第二掩膜版对所述阻隔材料层103进行刻蚀，在相邻的金属连线1011之间形成阻隔体1031，将相邻的金属连线1011之间的较大距离阻隔成几个较小的阻隔间隔。步骤六：如图8所示，在所述衬底100、第一介质层图案1021和阻隔体1031上形成第二介质层104。因为相邻的金属连线1011之间的较大距离被阻隔体1031阻隔成几个较小的阻隔间隔，因此在较小的阻隔间隔中形成第二介质层104时，就会在所述金属连线1011和阻隔体1031之间形成空气间隙或者真空间隙105。专利技术人发现，在相邻的金属连线之间的距离较小时，在金属连线之间形成介质层时，会在相邻的金属连线之间的介质层中出现空气间隙或者真空间隙，而空气或者真空的介电常数现对于氮化硅或者其他介质材料的介电常数要低的多，因此当相邻的金属连线之间出现空气间隙或者真空间隙时，金属连线之间的寄生电容能够得到有效减小。也就是说，只有当金属连线1011之间的较大距离被阻隔体1031阻隔成的阻隔间隔小于等于某一预定值时，在形成第二介质层104时，才会形成空气间隙或者真空间隙105。为了使阻隔体1031与相邻的一条金属连线1011之间的距离小于等于预定值，需要在步骤五中，在相邻的两条金属连线1011之间形成一个阻隔体1031，将相邻的两条金属连线1011之间较大距离阻隔成两个较小的阻隔间隔。如果相邻的两条金属连线1011之间的距离比较大，靠一个阻隔体1031不足以使阻隔后的阻隔间隔小于预定值时，如图9所示，在步骤五中，可以在相邻的两条金属连线1011之间形成多个阻隔体1031，将相邻的两条金属连线1011之间较大距离阻隔成多个较小的阻隔间隔，以使阻隔体1031与相邻的一条金属连线1011之间的距离小于等于预定值，同时相邻的阻隔体1031之间的距离也小于定于预定值，以便在每个阻隔间隔中都可以形成空气间隙或者真空间隙105。当然，也可以如图10所示，将某些阻隔体1031紧靠金属连线1011，而保持相邻的阻隔体1031之间的距离小于等于预定值，也可以实现在第二介质层104中形成空气间隙或者真空间本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括：步骤一：提供一衬底；步骤二：在所述衬底上依次沉积形成金属层和第一介质层；步骤三：刻蚀所述第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；步骤四：在所述衬底和第一介质层图案上沉积形成阻隔材料层；步骤五：对所述阻隔材料层进行刻蚀，在相邻的所述金属连线之间形成至少一个阻隔体；步骤六：在所述衬底、第一介质层图案和阻隔体上形成第二介质层，并在所述金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：步骤一：提供一衬底；步骤二：在所述衬底上依次沉积形成金属层和第一介质层；步骤三：刻蚀所述第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；步骤四：在所述衬底和第一介质层图案上沉积形成阻隔材料层；步骤五：对所述阻隔材料层进行刻蚀，在相邻的所述金属连线之间形成至少一个阻隔体，所述阻隔体与相邻的一条金属连线之间的距离小于等于预定值；步骤六：在所述衬底、第一介质层图案和阻隔体上形成第二介质层，并在所述金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙...

【专利技术属性】
技术研发人员：许丹，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：